JPS59182553A - 半導体容量装置 - Google Patents
半導体容量装置Info
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- JPS59182553A JPS59182553A JP5514583A JP5514583A JPS59182553A JP S59182553 A JPS59182553 A JP S59182553A JP 5514583 A JP5514583 A JP 5514583A JP 5514583 A JP5514583 A JP 5514583A JP S59182553 A JPS59182553 A JP S59182553A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置におけるｐｎ接合を利用した半導体
容量装置に関する。
容量装置に関する。
ＩＣ（半導体集積回路装置）、特にリニアＩＣにおいて
は、半導体基体内の接合容量が容量素子（コンデンサ）
として利用される。従来のＩＣに採用されている接合容
量の多くは、例えば第１図に示すように、ｎｐｎ ）ラ
ンジスタのコレクタとなるエピタキシャルｎ型Ｓｉ層３
０表面の一部にベース拡散によるｐ型領域５を形成し、
ｐ型領域５の表面の一部にエミッタ拡散による高濃度の
ｎ＋型領領域６形成し、このｎ型Ｓｉ層３とｐ型領域５
との間のｐｎ接合を容量Ｃ１として、あるいはｐ型領域
５とエミッタｎ＋型領域６との間の９１１接合を容 Ｃ
，と【７て利用するものである。
は、半導体基体内の接合容量が容量素子（コンデンサ）
として利用される。従来のＩＣに採用されている接合容
量の多くは、例えば第１図に示すように、ｎｐｎ ）ラ
ンジスタのコレクタとなるエピタキシャルｎ型Ｓｉ層３
０表面の一部にベース拡散によるｐ型領域５を形成し、
ｐ型領域５の表面の一部にエミッタ拡散による高濃度の
ｎ＋型領領域６形成し、このｎ型Ｓｉ層３とｐ型領域５
との間のｐｎ接合を容量Ｃ１として、あるいはｐ型領域
５とエミッタｎ＋型領域６との間の９１１接合を容 Ｃ
，と【７て利用するものである。
一般に接合容量においてはその単位面積当り容量値Ｃ／
Ｓと耐圧ＶＢが問題となる。単位当り容量値はｐ ｎ接
合より延びる空乏層の幅に反比例し、空乏層の幅は接合
に接する不純物濃度の低い領域の濃度により決定され、
濃度が低いはど空乏層ののびが太きいからＣ／Ｓも低下
する。一方、耐圧■３は濃度が低いはど高くなるから■
８とＣ／Ｓとは相反する関係にある。
Ｓと耐圧ＶＢが問題となる。単位当り容量値はｐ ｎ接
合より延びる空乏層の幅に反比例し、空乏層の幅は接合
に接する不純物濃度の低い領域の濃度により決定され、
濃度が低いはど空乏層ののびが太きいからＣ／Ｓも低下
する。一方、耐圧■３は濃度が低いはど高くなるから■
８とＣ／Ｓとは相反する関係にある。
ところで前記ペース拡散ｐ型領域５とエミッタ拡散ｎ＋
型領域６とで形成される接合容量Ｃ７ではＣ／Ｓは比較
的太きいが面積Ｓが小さいために容量値Ｃ７そのものは
大きくできず、耐圧■３は低い（５〜６■程度）ため高
い耐圧（２０ｖ以上）を必要とするＩＣには用いられな
い。一方、ペース拡散ｐ型領域５とエビタギシャルｎ層
３とで形成される接合容量Ｃ４は２０Ｖ程度の耐圧■８
を有するが単位面積当り容量値Ｃ／ Ｓは前記した理由
で小・さく、大きい容量値を得ようとすればＩＣチップ
の集積度の低下をまぬがれなかった。
型領域６とで形成される接合容量Ｃ７ではＣ／Ｓは比較
的太きいが面積Ｓが小さいために容量値Ｃ７そのものは
大きくできず、耐圧■３は低い（５〜６■程度）ため高
い耐圧（２０ｖ以上）を必要とするＩＣには用いられな
い。一方、ペース拡散ｐ型領域５とエビタギシャルｎ層
３とで形成される接合容量Ｃ４は２０Ｖ程度の耐圧■８
を有するが単位面積当り容量値Ｃ／ Ｓは前記した理由
で小・さく、大きい容量値を得ようとすればＩＣチップ
の集積度の低下をまぬがれなかった。
本発明は上記した問題を解決するためになされたもので
ある。したがって本発明の目的は充分な耐圧を有し、し
かも単位面積当りの容量値の大きい容量素子を提供する
ことにある。
ある。したがって本発明の目的は充分な耐圧を有し、し
かも単位面積当りの容量値の大きい容量素子を提供する
ことにある。
以下、本発明を実施例にそつで具体的にその内容を説明
する。
する。
第２図は本発明による半導体容量装置の一つの実施例を
示すものである。同図においで、１はＩＣの基体となる
ｐ−型Ｓｉ基板で、この上にｎ＋＋埋込層２を介してｎ
型Ｓｉ層３をエピタキシャル成長させ、ｎ型Ｓｉ層３０
表面からｐ型不純物イオン打込み・拡散によりｐ−型基
板１に達するｐ型アイソレーション部４を形成し、この
ｐ型アイソレーション部４に囲まれたｎｇｓｉ層を一つ
の島領域として、この中に通常ｎｐｎ）ランジスタや拡
散抵抗を形成するが、この場合、容量素子として利用す
る。
示すものである。同図においで、１はＩＣの基体となる
ｐ−型Ｓｉ基板で、この上にｎ＋＋埋込層２を介してｎ
型Ｓｉ層３をエピタキシャル成長させ、ｎ型Ｓｉ層３０
表面からｐ型不純物イオン打込み・拡散によりｐ−型基
板１に達するｐ型アイソレーション部４を形成し、この
ｐ型アイソレーション部４に囲まれたｎｇｓｉ層を一つ
の島領域として、この中に通常ｎｐｎ）ランジスタや拡
散抵抗を形成するが、この場合、容量素子として利用す
る。
８はｐ型ウェルであって、エピタキシャルｎ型層３０表
面からｎ＋＋埋込層２に達する深さまで形成されたもの
で、本発明ではこのｐ型ウェル８とｎ＋＋埋込層２との
間のｐｎ接合が容量Ｃ１として利用される。このｐ型つ
ェルは、例え＆ｆノ（イボーラ−ＭＯ８ＩＣのプロセス
にお（１て、ｎチャネルＭＯ８ＦＥＴを形成する際に不
純物Ｂ（ボロン）イオン打込みを行ない、ｎ＋＋埋込み
層まで引伸し拡散することにより形成される。なお、同
図において７は表面の絶縁膜（Ｓｉｎ２膜）９むまＡＡ
を蒸着してなる電極（Ｂ、Ｃ）である。
面からｎ＋＋埋込層２に達する深さまで形成されたもの
で、本発明ではこのｐ型ウェル８とｎ＋＋埋込層２との
間のｐｎ接合が容量Ｃ１として利用される。このｐ型つ
ェルは、例え＆ｆノ（イボーラ−ＭＯ８ＩＣのプロセス
にお（１て、ｎチャネルＭＯ８ＦＥＴを形成する際に不
純物Ｂ（ボロン）イオン打込みを行ない、ｎ＋＋埋込み
層まで引伸し拡散することにより形成される。なお、同
図において７は表面の絶縁膜（Ｓｉｎ２膜）９むまＡＡ
を蒸着してなる電極（Ｂ、Ｃ）である。
このようなｐ型ウェル８とｎ型埋込層２とによる接合容
量Ｃ１はｐ型ウェルの濃度が低〜・ことにより高い耐圧
を得ることができる。一方、単位面積当り容量値Ｃ／Ｓ
は必しも犬きくな〜・力Ｚ 、 ｐ型ウェルの場合、従
来のベースｐ＋型領域に比較して広くとることができ、
ｎ＋＋埋込層との接合面積を大きくすることで容量値Ｃ
１を大きくとることができる。
量Ｃ１はｐ型ウェルの濃度が低〜・ことにより高い耐圧
を得ることができる。一方、単位面積当り容量値Ｃ／Ｓ
は必しも犬きくな〜・力Ｚ 、 ｐ型ウェルの場合、従
来のベースｐ＋型領域に比較して広くとることができ、
ｎ＋＋埋込層との接合面積を大きくすることで容量値Ｃ
１を大きくとることができる。
第３図は本発明による半導体容量装置の他の一つの実施
例を示すものである。この実施ｆＪでむまｎ１掲の第２
図で示した実施例にさらに別の構造を加えたものである
。第３図において第２図と共通の構成部分に対しては同
一の番号記号により指示しである。
例を示すものである。この実施ｆＪでむまｎ１掲の第２
図で示した実施例にさらに別の構造を加えたものである
。第３図において第２図と共通の構成部分に対しては同
一の番号記号により指示しである。
この第２図の実施例では、エピタキシャルｎ型層３表面
よりｎ＋＋埋込層２に達するｐｉミラエル域８を形成す
るとともに、このｐ型ウェル領域表面の一部とこれに隣
接するエピタキシャルｎ型層表面とを含み、エミッタ拡
散によるｎ＋型領領域１０形成し、ｐ型ウェル８とｎ＋
＋埋込層２とによる接合容量Ｃ１と、ｐ型ウェル８とエ
ミッタｎ＋型領域１０とによる接合容ｆｔ Ｃ２とを組
合せた並列容儀（＝ Ｃ、＋ Ｃ２）を有するものであ
る。
よりｎ＋＋埋込層２に達するｐｉミラエル域８を形成す
るとともに、このｐ型ウェル領域表面の一部とこれに隣
接するエピタキシャルｎ型層表面とを含み、エミッタ拡
散によるｎ＋型領領域１０形成し、ｐ型ウェル８とｎ＋
＋埋込層２とによる接合容量Ｃ１と、ｐ型ウェル８とエ
ミッタｎ＋型領域１０とによる接合容ｆｔ Ｃ２とを組
合せた並列容儀（＝ Ｃ、＋ Ｃ２）を有するものであ
る。
なお、ｐ型ウェル８の表面にはＡ４電極９をｐ型ウェル
と重ならないｎ＋型領領域１００表面しま他の、１１電
極９′を設けである。第４図は第３図に等価な容量を回
路図で示している。
と重ならないｎ＋型領領域１００表面しま他の、１１電
極９′を設けである。第４図は第３図に等価な容量を回
路図で示している。
上記実施例で述べた発明による半導体容量装置は２つ異
なった接合容量Ｃ７とＣ７とを並列に組合せた容量であ
り、ｐ型ウェルとｎ＋＋埋込層とによる接合容量Ｃ１は
在来のペースｐ型領域とエピタキシャルｎ型層との接合
容量の場合の高い耐圧をもつことにより容量全体として
高い耐圧例ゼば２０Ｖ以上を保持するものである。又、
この接合容量Ｃ５にｐ型ウェル・エミッタｎ＋型領域側
の接合容量Ｃ２が並列容量として加わって総容量Ｃ＝Ｃ
，−１−Ｃ，となり、これを平均化した単位面積当りの
容量Ｃ／’Ｓは向上する。このことからこのような容量
素子を含むＩＣの高耐圧化とともに高集積度化が例えば
在来のペース・エピタキシャル層接合容量方式に比べて
５〜１０倍の高集積化を期待できる。
なった接合容量Ｃ７とＣ７とを並列に組合せた容量であ
り、ｐ型ウェルとｎ＋＋埋込層とによる接合容量Ｃ１は
在来のペースｐ型領域とエピタキシャルｎ型層との接合
容量の場合の高い耐圧をもつことにより容量全体として
高い耐圧例ゼば２０Ｖ以上を保持するものである。又、
この接合容量Ｃ５にｐ型ウェル・エミッタｎ＋型領域側
の接合容量Ｃ２が並列容量として加わって総容量Ｃ＝Ｃ
，−１−Ｃ，となり、これを平均化した単位面積当りの
容量Ｃ／’Ｓは向上する。このことからこのような容量
素子を含むＩＣの高耐圧化とともに高集積度化が例えば
在来のペース・エピタキシャル層接合容量方式に比べて
５〜１０倍の高集積化を期待できる。
この発明は特にバイポーラ・Ｍ ＯＳ Ｉ ＣＫｉ用し
た場合、そのプロセスに変更を加えることなく実現でき
るものである。
た場合、そのプロセスに変更を加えることなく実現でき
るものである。
本発明は前記実施例に限定されるものでなく、各拡散層
の形状９組合せを変更することで異なる多くの変形例が
考えられる。
の形状９組合せを変更することで異なる多くの変形例が
考えられる。
第１図は従来の半導体容量装置の例を原理的に示す断、
面図である。 第２図は本発明による半導体容量装置の一例を示す縦断
面図である。 第３図は本発明による半導体容量装置の他の一例を示す
縦断面図、
面図である。 第２図は本発明による半導体容量装置の一例を示す縦断
面図である。 第３図は本発明による半導体容量装置の他の一例を示す
縦断面図、
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板の上に高濃度の第２導電型埋
込層を介して形成した低濃度の第２導電型半導体エピタ
キシャル層を有し、この第２導電型半導体エピタキシャ
ル層の表面から高濃度の第２導電型埋込層に達する第１
導電型ウエル領域を形成し、この第１導電型ウエル領域
と高濃度第２導電型埋込層とによって生じるｐｎ接合を
容量とした半導体容量装置。 ２、第１導電型半導体基板上に高濃度の第２導電型埋込
層を介して形成した低濃度の第２導電型半導体エピタキ
シャル層を有し、この第２導電型半導体エピタキシャル
層の表面から高濃度の第２導電屋埋込層に達する第１導
電型ウエル領域を形成し、第１導電型ウェル領域表面の
一部とこれに隣接する第２導電型半導体エピタキシャル
層表面とを含み高濃度の第２導電型拡散領域を形成し、
第１導電型ウエル領域と高濃度第２導電型埋込層及び高
濃度第２導電型拡散領域とによって生じるｐｎ接合を容
量とした半導体容量装置。 ３、第２導電型半導体エピタキシャル層及び高濃度第２
導電型埋込層はｎ型Ｓｉからなり、第１導電型ウエル領
域はｐ型ウェルからなり、高濃度第２導電型拡散領域は
ｎｐｎ）ランジスタのｎ＋型型心ミッタ拡散利用するも
のである特許請求の範囲第２項に記載の半導体容量装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5514583A JPS59182553A (ja) | 1983-04-01 | 1983-04-01 | 半導体容量装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5514583A JPS59182553A (ja) | 1983-04-01 | 1983-04-01 | 半導体容量装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182553A true JPS59182553A (ja) | 1984-10-17 |
Family
ID=12990597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5514583A Pending JPS59182553A (ja) | 1983-04-01 | 1983-04-01 | 半導体容量装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006003062A1 (de) * | 2004-07-07 | 2006-01-12 | Robert Bosch Gmbh | Vorrichtung für eine passive stabilisierung von versorgungsspannungen eines halbleiterbauelements |
-
1983
- 1983-04-01 JP JP5514583A patent/JPS59182553A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006003062A1 (de) * | 2004-07-07 | 2006-01-12 | Robert Bosch Gmbh | Vorrichtung für eine passive stabilisierung von versorgungsspannungen eines halbleiterbauelements |
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