JP2545987B2 - 高耐圧ｍｏｓ型半導体装置 - Google Patents
高耐圧ｍｏｓ型半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高耐圧MOS型半導体装置に利用され、特に、
一導電型の半導体基板上に形成された反対導電型のエピ
タキシャル層を、PN接合分離方式で分離して形成された
高耐圧MOS型半導体装置に関する。
一導電型の半導体基板上に形成された反対導電型のエピ
タキシャル層を、PN接合分離方式で分離して形成された
高耐圧MOS型半導体装置に関する。
本発明は、一導電型の半導体基板上に形成された反対
導電型のエピタキシャル層を一導電型の分離拡散層で分
離して形成された高耐圧MOS型半導体装置において、 装置を高耐圧にするために形成された前記分離拡散層
に近い高濃度拡散層と前記分離拡散層との間の前記エピ
タキシャル層上に絶縁膜を介して形成され前記エピタキ
シャル層に接続された配線と、この配線と前記分離拡散
層との間の前記エピタキシャル層上面に形成された一導
電型の低濃度拡散層とを備えることにより、 ソース配線による反転層形成を防止し耐圧の向上を図
ったものである。
導電型のエピタキシャル層を一導電型の分離拡散層で分
離して形成された高耐圧MOS型半導体装置において、 装置を高耐圧にするために形成された前記分離拡散層
に近い高濃度拡散層と前記分離拡散層との間の前記エピ
タキシャル層上に絶縁膜を介して形成され前記エピタキ
シャル層に接続された配線と、この配線と前記分離拡散
層との間の前記エピタキシャル層上面に形成された一導
電型の低濃度拡散層とを備えることにより、 ソース配線による反転層形成を防止し耐圧の向上を図
ったものである。
従来、この種のPN接合分離方式による高耐圧MOS型半
導体装置では、分離拡散層とエピタキシャル層中の高濃
度拡散層との耐圧を得るために、前記高濃度拡散層は前
記分離拡散層から十分な距離を取っていたが、高圧部と
なる接地配線は前記分離拡散層の上を通って外部に引き
出していた。
導体装置では、分離拡散層とエピタキシャル層中の高濃
度拡散層との耐圧を得るために、前記高濃度拡散層は前
記分離拡散層から十分な距離を取っていたが、高圧部と
なる接地配線は前記分離拡散層の上を通って外部に引き
出していた。
第４図はかかる従来の高耐圧MOS型半導体装置の一例
の要部を示す模式的縦断面図で、二重拡散方式を用いて
製造されたＮチャネル型のDMOSトランジスタを示す。
の要部を示す模式的縦断面図で、二重拡散方式を用いて
製造されたＮチャネル型のDMOSトランジスタを示す。
第４図において、１はP-型基板、２はN-型エピタキシ
ャル層、３はP+型埋込み層、４はP+型分離拡散領域、５
はＮ型ウェル、６はN+型拡散層、７はＰ型ウェル、９は
N+型拡散層、10は接地配線となるソース配線、11はゲー
ト電極、12はドレイン電極、13はSiO2膜、14はPSG（リ
ン・シリケートガラス）膜、および15はP-型反転層であ
る。
ャル層、３はP+型埋込み層、４はP+型分離拡散領域、５
はＮ型ウェル、６はN+型拡散層、７はＰ型ウェル、９は
N+型拡散層、10は接地配線となるソース配線、11はゲー
ト電極、12はドレイン電極、13はSiO2膜、14はPSG（リ
ン・シリケートガラス）膜、および15はP-型反転層であ
る。
前述した従来のPN接合分離により分離される第４図に
示す高耐圧MOS半導体装置は、接地配線となるソース配
線10が分離拡散層４上を横ぎって設けられているため、
N-型エピタキシャル層２の電位が高圧の場合にはソース
配線10下にP-型反転層15が形成され、チャネルストッパ
ーとなるN+型拡散層６との距離が低下し、またP-型反転
層15の厚さは薄いために空乏層の曲率が小さくなり耐圧
が低下する問題点がある。
示す高耐圧MOS半導体装置は、接地配線となるソース配
線10が分離拡散層４上を横ぎって設けられているため、
N-型エピタキシャル層２の電位が高圧の場合にはソース
配線10下にP-型反転層15が形成され、チャネルストッパ
ーとなるN+型拡散層６との距離が低下し、またP-型反転
層15の厚さは薄いために空乏層の曲率が小さくなり耐圧
が低下する問題点がある。
本発明の目的は、前記の問題点を解消することによ
り、耐圧の向上を図った高耐圧MOS型半導体装置を提供
することにある。
り、耐圧の向上を図った高耐圧MOS型半導体装置を提供
することにある。
本発明は、一導電型の半導体基板上に一導電型の絶縁
分離領域を備え、この絶縁分離領域の内側に能動素子が
形成された高耐圧MOS型半導体装置において、前記能動
素子から前記絶縁分離領域の上に絶縁膜を介して第一の
配線層が形成され、この第一の配線層の下で前記絶縁分
離領域の内側に第二導電型のチャネルストッパ領域が設
けられ、前記絶縁分離領域の内側に絶縁分離領域に接し
て一導電型のウェル領域が形成され、このウェル領域か
ら前記チャネルストッパ領域との間に第二導電型のドレ
イン領域が形成され、前記第一の配線層の下で前記第二
導電型のドレイン領域の上に前記ドレイン領域と同じ電
位が与えられた導電層が設けられたことを特徴とする。
分離領域を備え、この絶縁分離領域の内側に能動素子が
形成された高耐圧MOS型半導体装置において、前記能動
素子から前記絶縁分離領域の上に絶縁膜を介して第一の
配線層が形成され、この第一の配線層の下で前記絶縁分
離領域の内側に第二導電型のチャネルストッパ領域が設
けられ、前記絶縁分離領域の内側に絶縁分離領域に接し
て一導電型のウェル領域が形成され、このウェル領域か
ら前記チャネルストッパ領域との間に第二導電型のドレ
イン領域が形成され、前記第一の配線層の下で前記第二
導電型のドレイン領域の上に前記ドレイン領域と同じ電
位が与えられた導電層が設けられたことを特徴とする。
ドレイン領域の上に形成される第二の配線となる導電
層は、例えば多結晶シリコンで形成され、エピタキシャ
ル層すなわちドレインと同電位に保持される。従って、
この第二配線直下の前記エピタキシャル層上面にはソー
ス配線に基づく反転層は生成されない。このため、高濃
度拡散層との距離減少による耐圧低下が防止される。
層は、例えば多結晶シリコンで形成され、エピタキシャ
ル層すなわちドレインと同電位に保持される。従って、
この第二配線直下の前記エピタキシャル層上面にはソー
ス配線に基づく反転層は生成されない。このため、高濃
度拡散層との距離減少による耐圧低下が防止される。
さらに、この第二の配線直下の領域と、分離拡散層間
に形成された前記エピタキシャル層とは反対導電型の低
濃度拡散層は、十分な深さを有して形成されるので、生
成される空乏層の曲率が大きくなり、この低濃度拡散層
側にも空乏層が伸びることにより、耐圧の向上が図られ
る。
に形成された前記エピタキシャル層とは反対導電型の低
濃度拡散層は、十分な深さを有して形成されるので、生
成される空乏層の曲率が大きくなり、この低濃度拡散層
側にも空乏層が伸びることにより、耐圧の向上が図られ
る。
第１図は本発明の第一実施例の要部を示す模式的縦断
面図で、二重拡散方式を用いて製造されたＮチャネル型
のDMOSトランジスタを示す。
面図で、二重拡散方式を用いて製造されたＮチャネル型
のDMOSトランジスタを示す。
本第一実施例は、P-型基板１上に形成されドレイン領
域となるN-型エピタキシャル層２と、このN-型エピタキ
シャル層２を各素子ごとに分離するP+型分離拡散層４
と、装置を高耐圧化するためにN-型エピタキシャル層２
上面に形成された少なくとも一つの高濃度拡散層として
のN+型拡散層６と、ソース領域に接続されたN-型エピタ
キシャル層２上にSiO2膜13およびPSG膜14を介して形成
されたP+型分離拡散層４上を通る第一の配線としてのソ
ース配線10とを備えた高耐圧MOS型半導体装置におい
て、 本発明の特徴とするところの、P+型分離拡散層４とこ
のP+型分離拡散層４に近いN+型拡散層６との間のソース
配線10とN-型エピタキシャル層２との間にPSG膜14を介
して形成されN-型エピタキシャル層２に接続された第二
の配線としての多結晶シリコン配線（以下、ポリシリ配
線という。）16と、このポリシリ配線16とP+型分離拡散
層４との間のN-型エピタキシャル層２上面に形成された
一導電型の低濃度拡散層としてのＰ型ウェル17とを備え
ている。
域となるN-型エピタキシャル層２と、このN-型エピタキ
シャル層２を各素子ごとに分離するP+型分離拡散層４
と、装置を高耐圧化するためにN-型エピタキシャル層２
上面に形成された少なくとも一つの高濃度拡散層として
のN+型拡散層６と、ソース領域に接続されたN-型エピタ
キシャル層２上にSiO2膜13およびPSG膜14を介して形成
されたP+型分離拡散層４上を通る第一の配線としてのソ
ース配線10とを備えた高耐圧MOS型半導体装置におい
て、 本発明の特徴とするところの、P+型分離拡散層４とこ
のP+型分離拡散層４に近いN+型拡散層６との間のソース
配線10とN-型エピタキシャル層２との間にPSG膜14を介
して形成されN-型エピタキシャル層２に接続された第二
の配線としての多結晶シリコン配線（以下、ポリシリ配
線という。）16と、このポリシリ配線16とP+型分離拡散
層４との間のN-型エピタキシャル層２上面に形成された
一導電型の低濃度拡散層としてのＰ型ウェル17とを備え
ている。
本第一実施例のＮチャネル型のDMOSトランジスタは次
のようにして形成される。
のようにして形成される。
P-型基板１上にN+型埋込み層およびP+埋込み層を介し
てN-型エピタキシャル層２を形成し、さらに、P+型埋込
み層上にP+型分離拡散層を形成する。次に、SiO2膜13に
よる選択拡散により、Ｐ型ウェル７、８および17を形成
する。Ｐ型ウェル７および８の形成時には二重拡散法に
よりそれらの中にN+型拡散領域およびP+型拡散領域を形
成し、さらに同様にしてＮ型ウェル５およびN+型拡散領
域６を形成する。一方、ドレイン電極取出し領域にN+型
埋込み層の一端に結ばれたN+型拡散層９を形成する。次
に、Ｐ型ウェル７と８との間に上にゲート酸化膜を介し
て多結晶シリコンからなるゲート電極11を形成し、一
方、Ｎ型ウェル７とP+型分離拡散層４間のSiO2膜13上に
ポリシリ配線16を形成する。
てN-型エピタキシャル層２を形成し、さらに、P+型埋込
み層上にP+型分離拡散層を形成する。次に、SiO2膜13に
よる選択拡散により、Ｐ型ウェル７、８および17を形成
する。Ｐ型ウェル７および８の形成時には二重拡散法に
よりそれらの中にN+型拡散領域およびP+型拡散領域を形
成し、さらに同様にしてＮ型ウェル５およびN+型拡散領
域６を形成する。一方、ドレイン電極取出し領域にN+型
埋込み層の一端に結ばれたN+型拡散層９を形成する。次
に、Ｐ型ウェル７と８との間に上にゲート酸化膜を介し
て多結晶シリコンからなるゲート電極11を形成し、一
方、Ｎ型ウェル７とP+型分離拡散層４間のSiO2膜13上に
ポリシリ配線16を形成する。
最後に、Ｐ型ウェル７および８内のP-およびN+型拡散
層に接続し、かつPSG膜14を介してゲート電極11、ポリ
シリ配線16およびP+分離拡散層４上を通ってアルミニウ
ムからなるソース配線10を形成し、同様にN+拡散層９上
にアルミニウムからなるドレイン電極12を形成する。こ
こで、ポリシリ配線16はソース配線10と直交しており、
ドレイン電極12とは図外の箇所で接続され、N+型エピタ
キシャル層２とポリシリ配線16とは同電位に保たれる構
成をなしている。また、Ｐ型ウェル７および８内のP+型
拡散層およびＮ型ウェル５内のN+型拡散層とに高耐圧化
のための高濃度拡散層である。
層に接続し、かつPSG膜14を介してゲート電極11、ポリ
シリ配線16およびP+分離拡散層４上を通ってアルミニウ
ムからなるソース配線10を形成し、同様にN+拡散層９上
にアルミニウムからなるドレイン電極12を形成する。こ
こで、ポリシリ配線16はソース配線10と直交しており、
ドレイン電極12とは図外の箇所で接続され、N+型エピタ
キシャル層２とポリシリ配線16とは同電位に保たれる構
成をなしている。また、Ｐ型ウェル７および８内のP+型
拡散層およびＮ型ウェル５内のN+型拡散層とに高耐圧化
のための高濃度拡散層である。
次に、本第一実施例の動作の要点について、第２図に
示す部分断面図を参照して説明する。
示す部分断面図を参照して説明する。
本第一実施例において、ソース配線（接地配線）10下
のN-型エピタキシャル層２表面には、正孔が接地電位に
引かれるためにP-型反転層18が形成される。このP-型反
転層18はドレイン電位と同じ高圧のポリシリ配線16によ
りポリシリ配線16下には形成されず、N+型拡散層６およ
びＮ型ウェル５との距離があるために空乏層19は十分伸
びることができる。また、Ｐ型ウェル17により空乏層19
の曲率も大きくなり、耐圧を向上させることができる。
のN-型エピタキシャル層２表面には、正孔が接地電位に
引かれるためにP-型反転層18が形成される。このP-型反
転層18はドレイン電位と同じ高圧のポリシリ配線16によ
りポリシリ配線16下には形成されず、N+型拡散層６およ
びＮ型ウェル５との距離があるために空乏層19は十分伸
びることができる。また、Ｐ型ウェル17により空乏層19
の曲率も大きくなり、耐圧を向上させることができる。
第３図は本発明の第二実施例の要部を示す模式的縦断
面図で、二重拡散方式を用いて製造されたＰチャネル型
のDMOSトランジスタを示す。
面図で、二重拡散方式を用いて製造されたＰチャネル型
のDMOSトランジスタを示す。
本第二実施例は、第１図の第一実施例においてP-型基
板１の代わりにN-型基板21を用い、以下同様にＰ型とＮ
型とを反対としたものであり、第一実施例と同様に高耐
圧化が実現される。本発明の特徴は、第３図において、
ポリシリ配線層36およびＮ型ウェル37を設けたことにあ
る。
板１の代わりにN-型基板21を用い、以下同様にＰ型とＮ
型とを反対としたものであり、第一実施例と同様に高耐
圧化が実現される。本発明の特徴は、第３図において、
ポリシリ配線層36およびＮ型ウェル37を設けたことにあ
る。
なお、以上の説明においては二重拡散方式を用いたDM
OSトランジスタをとりあげたけれども、本発明はこれに
限定されることなく他方式による高耐圧MOS型半導体装
置にも適用される。
OSトランジスタをとりあげたけれども、本発明はこれに
限定されることなく他方式による高耐圧MOS型半導体装
置にも適用される。
以上説明したように、本発明は、エピタキシャル層と
同電位のポリシリ配線をソース配線（接地配線）と直交
させてその下に設けることにより、反転層の形成を防い
で高濃度拡散層との距離減少による耐圧低下を防ぎ、さ
らに、低濃度拡散層により空乏層の曲率を大きくし前記
低濃度拡散層側にも空乏層が伸びるようにすることによ
り、耐圧を向上させることができる効果がある。
同電位のポリシリ配線をソース配線（接地配線）と直交
させてその下に設けることにより、反転層の形成を防い
で高濃度拡散層との距離減少による耐圧低下を防ぎ、さ
らに、低濃度拡散層により空乏層の曲率を大きくし前記
低濃度拡散層側にも空乏層が伸びるようにすることによ
り、耐圧を向上させることができる効果がある。
第１図は本発明の第一実施例の要部を示す模式的縦断面
図。 第２図は第１図の要部を示す模式的縦断面図。 第３図は本発明の第二実施例の要部を示す模式的縦断面
図。 第４図は従来例の要部を示す模式的縦断面図。 １……P-型基板、２……N-型エピタキシャル層、３……
P+型埋込み層、４……P+型分離拡散層、５、17、18、37
……Ｎ型ウェル、６、９……N+型拡散層、７、８、17、
25……Ｐ型ウェル、10、30……ソース配線、11、31……
ゲート電極、12、32……ドレイン電極、13、33……SiO2
膜、14、34……PSG膜、15、18……P-型反転層、16、36
……ポリシリ配線、19……空乏層、21……N-型基板、22
……P-型エピタキシャル層、23……N+型埋込み層、24…
…N+型分離拡散層、26、29……P+型拡散層、38……N-型
反転層。
図。 第２図は第１図の要部を示す模式的縦断面図。 第３図は本発明の第二実施例の要部を示す模式的縦断面
図。 第４図は従来例の要部を示す模式的縦断面図。 １……P-型基板、２……N-型エピタキシャル層、３……
P+型埋込み層、４……P+型分離拡散層、５、17、18、37
……Ｎ型ウェル、６、９……N+型拡散層、７、８、17、
25……Ｐ型ウェル、10、30……ソース配線、11、31……
ゲート電極、12、32……ドレイン電極、13、33……SiO2
膜、14、34……PSG膜、15、18……P-型反転層、16、36
……ポリシリ配線、19……空乏層、21……N-型基板、22
……P-型エピタキシャル層、23……N+型埋込み層、24…
…N+型分離拡散層、26、29……P+型拡散層、38……N-型
反転層。
Claims (1)
- 【請求項１】一導電型の半導体基板上に一導電型の絶縁
分離領域を備え、この絶縁分離領域の内側に能動素子が
形成された高耐圧MOS型半導体装置において、 前記能動素子から前記絶縁分離領域の上に絶縁膜を介し
て第一の配線層が形成され、 この第一の配線層の下で前記絶縁分離領域の内側に第二
導電型のチャネルストッパ領域が設けられ、 前記絶縁分離領域の内側に絶縁分離領域に接して一導電
型のウェル領域が形成され、 このウェル領域から前記チャネルストッパ領域との間に
第二導電型のドレイン領域が形成され、 前記第一の配線層の下で前記第二導電型のドレイン領域
の上に前記ドレイン領域と同じ電位が与えられた導電層
が設けられた ことを特徴とする高耐圧MOS半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189179A JP2545987B2 (ja) | 1989-07-21 | 1989-07-21 | 高耐圧ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189179A JP2545987B2 (ja) | 1989-07-21 | 1989-07-21 | 高耐圧ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353564A JPH0353564A (ja) | 1991-03-07 |
| JP2545987B2 true JP2545987B2 (ja) | 1996-10-23 |
Family
ID=16236818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189179A Expired - Fee Related JP2545987B2 (ja) | 1989-07-21 | 1989-07-21 | 高耐圧ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545987B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5070693B2 (ja) * | 2005-11-11 | 2012-11-14 | サンケン電気株式会社 | 半導体装置 |
| JP2010056380A (ja) * | 2008-08-29 | 2010-03-11 | Panasonic Corp | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234561A (ja) * | 1987-03-24 | 1988-09-29 | Toshiba Corp | 半導体装置 |
| JPS6484733A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Semiconductor device |
-
1989
- 1989-07-21 JP JP1189179A patent/JP2545987B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353564A (ja) | 1991-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |