JPH0846183A

JPH0846183A - Ｍｏｓトランジスタおよびその製造方法

Info

Publication number: JPH0846183A
Application number: JP18115494A
Authority: JP
Inventors: Eiji Takechi; 英司武市
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-08-02
Filing date: 1994-08-02
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】このため、ダイナミック耐圧の優れた高耐圧
のＭＯＳトランジスタの提供。【構成】Ｐ型の半導体の基板１０の表面の低濃度ドレ
イン層１２の表面の一部分に、この低濃度ドレイン層１
２の不純物濃度よりも高不純物濃度のＮ型の高濃度ドレ
イン層１４を具えている。そしてこの発明では、ソース
層２２の少なくとも一部分の下側にまで、低濃度ドレイ
ン層１２が延在している。従って、この延在させた部分
では、上からソース層２２、チャネル層１６および低濃
度ドレイン層１２が順次に接触して積層している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置、特に高
耐圧のＭＯＳトランジスタの構造およびその製造方法に
関する。

【０００２】

【従来の技術】従来の高耐圧のＭＯＳトランジスタの一
例が、文献：「特開昭５８−１０６８７１号公報」に開
示されている。この文献に開示の技術によれば、このＭ
ＯＳトランジスタ（文献中ではＭＯＳ半導体装置と表
記）では、ドレイン領域の直下から薄いゲート酸化膜の
直下にわたって、ドレイン領域と同一の導電型で、かつ
ドレイン領域よりも低不純物濃度のウエルを設けてあ
る。また、ソース領域の直下から薄いゲート酸化膜の直
下にわたって、ソース領域の導電型と逆の導電型のチャ
ネル層（文献中には、Ｎ型不純物層の例が記載されてい
る）を設けてある。従って、このウエルとチャネル層と
の境界は、薄いゲート酸化膜の直下に存在している。そ
して、この文献によれば、このチャネル層によりトラン
ジスタの閾値電圧が決定されるので、高電圧動作が可能
となる。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
たＭＯＳトランジスタ（単に素子とも称する）の動作時
には、ソース領域、チャネル領域およびウエルを以って
構成される寄生トランジスタ（上述の文献の例の場合に
は、寄生ｎｐｎトランジスタとなる）に横方向、即ち、
ソース領域からゲート電極付近へ向う方向にバイポーラ
電流が流れ、ゲートエッジ付近おいてインパクトイオン
化による基板電流を発生させてしまう。その結果、アバ
ランシェブレイクダウンが素子のＯＦＦ時よりも低電圧
で発生してしまう。このため、動作時の耐圧（ダイナミ
ック耐圧）が、素子のＯＦＦ時の耐圧（ＢＶ_sd）に対し
て大きく低下するという問題点があった。

【０００４】このため、ダイナミック耐圧の優れた高耐
圧のＭＯＳトランジスタの実現が望まれていた。

【０００５】

【課題を解決するための手段】

＜第１の発明＞この出願に係る第１の発明のＭＯＳトラ
ンジスタによれば、第１導電型の半導体の下地の表面
に、第２導電型の低濃度ドレイン層を具え、この低濃度
ドレイン層の表面の一部分に、この低濃度ドレイン層の
不純物濃度よりも高不純物濃度の第２導電型の高濃度ド
レイン層を具え、低濃度ドレイン層の表面の少なくとも
一部分を含み、かつ、高濃度ドレイン層から離間した領
域に、第１導電型のチャネル層を具え、このチャネル層
の表面上であって、かつ、低濃度ドレイン層の上側の領
域に、ゲート酸化膜を介してゲート電極を具え、チャネ
ル層の表面であって、ゲート電極を挟んで高濃度ドレイ
ン層の反対側の領域に、第２導電型のソース層を具えて
なるＭＯＳトランジスタであって、ソース層の少なくと
も一部分の下側にまで、低濃度ドレイン層が延在してな
ることを特徴とする。

【０００６】従って、この延在させた部分では、上から
ソース層、チャネル層および低濃度ドレイン層が順次に
接触して積層している。

【０００７】また、好ましくは、ソース層の全ての領域
の下側にわたって、低濃度ドレイン層を延在させると良
い。

【０００８】＜第２の発明＞また、この出願に係る第２
の発明のＭＯＳトランジスタの製造方法によれば、第１
導電型の半導体の下地に、第２導電型の低濃度ドレイン
層を形成する工程と、低濃度イオン層を形成した領域を
含む領域の下地に、この低濃度ドレイン層の不純物濃度
よりも低濃度でかつ下地の不純物濃度よりも高濃度の第
１導電型の不純物を導入して、広がり防止層を形成する
工程と、低濃度ドレイン層の少なくとも一部分を含む領
域に、第１導電型の不純物を導入することにより、この
低濃度ドレイン層の表面からの深さよりも浅い深さの、
第１導電型のチャネル層を形成する工程と、このチャネ
ル層の少なくとも一部分を含む領域であって、かつ、低
濃度ドレイン層上の領域に、ゲート絶縁膜とゲート電極
とを順次に積層する工程と、ゲート電極を挟んで、チャ
ネル層の表面であって低濃度ドレイン層の少なくとも一
部分を含む領域上に第２導電型のソース層を形成し、か
つ、低濃度ドレイン層の表面であって、このゲート電極
から離間した領域に、低濃度ドレイン層の不純物濃度よ
りも高不純物濃度の第２動電型の高濃度ドレイン層を形
成する工程とを含むことを特徴とする。

【０００９】＜第３の発明＞また、この出願に係る第３
の発明のＭＯＳトランジスタの製造方法によれば、第１
導電型の半導体の下地の一部分に第１導電型の埋込み層
を形成する工程と、この埋め込み層を形成した下地上
に、第２導電型の低濃度ドレイン層をエピタキシャル成
長させる工程と、この低濃度ドレイン層表面で、かつ、
埋め込み層と接した領域に、第１導電型の不純物を導入
することにより、この低濃度ドレイン層の表面からの深
さよりも浅い深さの、第１導電型のチャネル層を形成す
る工程と、チャネル層の一部分上に、ゲート酸化膜およ
びゲート電極を順次に積層して形成する工程と、ゲート
電極を挟んで、チャネル層の表面に第２導電型のソース
層を形成し、かつ、低濃度ドレイン層の表面であって、
このゲート電極から離間した領域に、低濃度ドレイン層
の不純物濃度よりも高不純物濃度の第２導電型の高濃度
ドレイン層を形成する工程とを含むことを特徴とする。

【００１０】但し、この出願に係る発明においては、半
導体の下地には、半導体基板、および、半導体基板やそ
の他基板材に形成されたウエルを含む。

【００１１】

【作用】この出願に係る第１の発明のＭＯＳトランジス
タの構造によれば、ソース層の少なくとも一部分の下側
にまで、低濃度ドレイン層が延在させて、この延在させ
た部分において、上からソース層、チャネル層および低
濃度ドレイン層が順次に接触して積層させている。そし
て、このＭＯＳトランジスタにおいても動作時に、これ
ら第２導電型のソース層、第１導電型のチャネル層およ
び第２導電型の低濃度ドレイン層を以って構成される寄
生バイポーラトランジスタ（後述の実施例では、寄生バ
イポーラｎｐｎトランジスタとなる）が発生する。しか
しこの寄生バイポーラトランジスタにおいては、ベース
に相当するチャネル層は、ソース層の下側の、ソース層
と低濃度ドレイン層とに挟まれた部分で最も薄くなって
いる。このため、バイポーラ電流は、に縦方向、即ち、
ソース領域から下向きに向う方向に流れる。その結果、
ゲートエッジ付近おいてインパクトイオン化による基板
電流の発生を抑制することができる。従って、第１の発
明によれば、動作時の耐圧（ダイナミック耐圧）および
静電破壊（ＥＳＤ）耐量を従来よりも向上させることが
できる。

【００１２】さらに、ソース層の全ての領域の下側にわ
たって、低濃度ドレイン層を延在させれば、バイポーラ
電流は、ソース層の底面で縦方向に均一に流れる。この
ため、インパクトイオン化をより抑制することができ
る。その結果、ダイナミック耐圧およびＥＳＤ耐量をよ
り向上させることができる。

【００１３】ところで、低濃度ドレイン層を形成する場
合、この層が横方向に必要以上に拡散してしまうことが
ある。このため、素子の寸法をより縮小する上でこの拡
散が問題となっていた。

【００１４】そこで、第２の発明のＭＯＳトランジスタ
の製造方法によれば、下地全面に、低濃度ドレイン層の
不純物濃度よりも低濃度でかつ下地に含まれる不純物の
濃度よりも高濃度の第１導電型不純物を導入して、広が
り防止層を形成する。その結果、低濃度ドレイン層が、
横方向即ち、下地の表面に沿った方向に必要以上に広が
ることを抑制することができる。その結果、素子の寸法
をより縮小することができ、集積度を向上させることが
できる。

【００１５】また、第３の発明のＭＯＳトランジスタの
製造方法によれば、低濃度ドレイン層をエピタキシャル
成長により形成する。その結果、不純物を注入して拡散
層を形成する際に必要であった長時間のドライブイン工
程を削除することができる。さらに、エピタキシャル成
長により形成した低濃度ドレイン層は、不純物を拡散さ
せて形成した場合よりも不純物濃度が均一となる。その
結果、バイポーラ動作がソース層の底面で均一に発生す
る。このため、ＥＳＤ耐量をより向上させることができ
る。

【００１６】尚、エピタキシャル成長させた低濃度ドレ
イン層と下地とは、埋込み層を介して電気的に接続す
る。

【００１７】

【実施例】以下、図面を参照して、この出願に係る発明
の実施例について説明する。尚、図面は、これらの発明
が理解できる程度に概略的に示してあるにすぎない。従
って、これらの発明は、図示例にのみ限定されるもので
ないことは明らかである。また、図は、断面を表すハッ
チングを一部省略して示してある。

【００１８】＜第１実施例＞第１実施例では、この出願
に係る第１の発明のＭＯＳトランジスタの構造について
説明する。

【００１９】図１の（Ａ）および（Ｂ）は、第１実施例
の説明に供する図であり、図１の（Ａ）は、ＭＯＳトラ
ンジスタを下地の表面の上方から見た平面図であり、図
１の（Ｂ）は、図１の（Ａ）のＩ−Ｉでの切り口に沿っ
た断面図である。尚、図１の（Ａ）では、中間絶縁膜お
よび配線金属等を省略して示している。また、図１の
（Ａ）では、理解を容易にするために、断面ではないが
一部ハッチングを施して示している。

【００２０】第１実施例のＭＯＳトランジスタは、Ｐ型
の半導体の基板１０の表面に、Ｎ型の低濃度ドレイン層
１２を具えている。この実施例では、基板１０は、５×
１０¹⁴ｉｏｎｓ／ｃｍ³ 程度のホウ素（Ｂ）を不純物と
して含んでいる。

【００２１】この低濃度ドレイン層１２の表面の一部分
には、この低濃度ドレイン層１２の不純物濃度よりも高
不純物濃度のＮ型の高濃度ドレイン層１４を具えてい
る。また、低濃度ドレイン層１２の表面の少なくとも一
部分を含み、かつ、高濃度ドレイン層１４から離間した
領域に、Ｐ型のチャネル層１６を具えている。また、こ
のチャネル層１６の表面上であって、かつ、低濃度ドレ
イン層１２の上側の領域に、ゲート酸化膜１８を介して
ポリシリコンのゲート電極２０を具えている。また、チ
ャネル層１６の表面であって、ゲート電極２０を挟んで
高濃度ドレイン層１４の反対側の領域に、Ｎ型のソース
層２２を具えている。

【００２２】そして、この発明では、ソース層２２の少
なくとも一部分の下側にまで、低濃度ドレイン層１２が
延在している。従って、この延在させた部分では、上か
らソース層２２、チャネル層１６および低濃度ドレイン
層１２が順次に接触して積層している。

【００２３】また、ソース層２２や高濃度ドレイン層を
形成したアクティブ領域の周囲には、通常のＭＯＳトラ
ンジスタと同様に分離酸化膜２４が設けてある。

【００２４】さらに、図１の（Ａ）では、中間絶縁膜２
６に設けたコンタクトホール２８に、それぞれゲート電
極、ソース層および高濃度ドレイン層から配線を取り出
すための配線金属３０ａ、３０ｂおよび３０ｃを設けて
いる。

【００２５】・製造方法の例次に、図２の（Ａ）〜（Ｃ）を参照して、第１実施例の
構造を得るための製造方法の一例について説明する。

【００２６】先ず、Ｐ型の半導体の基板１０に、Ｎ型の
低濃度ドレイン層１２を形成する。ここでは、不純物と
して、５×１０¹⁴ｉｏｎｓ／ｃｍ³ 程度のホウ素を含む
Ｐ型半導体基板を用いる。また、低濃度ドレイン層１２
は、この基板１０にリンのイオンを１．５×１０¹³ｉｏ
ｎｓ／ｃｍ² の注入密度で打ち込んだ後、窒素（Ｎ₂）
雰囲気中で１２００℃の温度で５時間高温熱処理を行っ
て形成する（図２の（Ａ））。

【００２７】次に、チャネル層１６を形成する。チャネ
ル層１６の形成にあたっては、低濃度ドレイン層１２の
少なくとも一部分を含む領域に、Ｐ型の不純物であるホ
ウ素を注入することにより、を１．５×１０¹³ｉｏｎｓ
／ｃｍ² の注入密度で打ち込んだ後、窒素（Ｎ₂ ）雰囲
気中で１２００℃の温度で５時間高温熱処理を行う。こ
うして、低濃度ドレイン層１２の表面からの深さよりも
浅い深さの、Ｐ型のチャネル層１６を形成する。この際
に、低濃度ドレイン層１２は、当初の注入領域よりもさ
らに拡散したものとなる（図２の（Ｂ））。

【００２８】次に、従来公知の技術を用いて分離酸化膜
２４を形成する。続いて、チャネル層１６の少なくとも
一部分を含む領域であって、かつ、低濃度ドレイン層１
２上の領域、即ち、平面パターンで見て、低濃度ドレイ
ン層１２とチャネル層１６とが重なりあっている領域
に、ゲート酸化膜１８と、ポリシリコンからなるゲート
電極２０とを順次に積層する（図２の（Ｃ））。

【００２９】次に、ゲート電極２０を挟んで、チャネル
層の１６表面であって低濃度ドレイン層１２の少なくと
も一部分を含む領域上にソース層２２を形成し、かつ、
低濃度ドレイン層１２の表面であって、このゲート電極
２０から離間した領域に、低濃度ドレイン層１２の不純
物濃度よりも高不純物濃度の高濃度ドレイン層１４を形
成する。

【００３０】さらに、高濃度ドレイン層１４等を形成し
た構造体上に、中間絶縁膜２６を形成し、ゲート電極２
０、ソース層２２および高濃度ドレイン層１４から配線
を取り出すためのコンタクトホール２８を形成し、各コ
ンタクトホール２８にそれぞれ配線金属３０ａ、３０ｂ
および３０ｃのパターニングを行って、図１の（Ａ）に
示す構造を得る。

【００３１】＜第２実施例＞第２実施例では、図３およ
び図４を参照して、この出願に係る第２の発明のＭＯＳ
トランジスタの製造方法について説明する。

【００３２】図３の（Ａ）〜（Ｃ）は、第２実施例の説
明に供する、前半の断面工程図である。図４の（Ａ）お
よび（Ｂ）は、図３の（Ｃ）に続く、後半の断面工程図
である。また、図４の（Ｃ）は、この実施例で形成した
素子の平面図であり、図４の（Ｂ）は、図４の（Ｃ）の
II−IIでの切り口に沿った断面図に相当する。また、図
４の（Ｃ）では、理解を容易にするために断面ではない
が一部ハッチングを施して示している。また、図５は、
第２実施例で得られた素子の断面図である。

【００３３】先ず、Ｐ型の半導体の基板１０に、Ｎ型の
低濃度ドレイン層１２を形成する。ここでは、Ｐ型の不
純物としてホウ素を５×１０¹⁴ｉｏｎｓ／ｃｍ³ 程度含
むＰ型半導体基板１０を用いる。また、低濃度ドレイン
層１２は、この基板１０にＮ型の不純物としてのリンの
イオンを１．５×１０¹³ｉｏｎｓ／ｃｍ² の注入密度で
導入した後、窒素（Ｎ₂ ）雰囲気中で１２００℃の温度
で５時間高温熱処理を行って形成する（図３の
（Ａ））。

【００３４】次に、低濃度イオン層１２を形成した領域
を含む領域の基板１０に、この低濃度ドレイン層１２の
不純物濃度よりも低濃度でかつ基板１０の不純物濃度よ
りも高濃度のＰ型の不純物を導入して、広がり防止層３
２を形成する。そこで、この実施例では、Ｐ型の不純物
としてホウ素を５．０×１０¹²ｉｏｎｓ／ｃｍ² の注入
密度で導入した後、窒素（Ｎ₂ ）雰囲気中で１２００℃
の温度で５時間高温熱処理を行って広がり防止層３２を
形成する。その結果、低濃度ドレイン層１２の外周部分
では、Ｎ型の不純物であるリンの絶対量が少ないために
導電型がＮ型とならない。このため、低濃度ドレイン層
１２の横広がりを抑制することができる（図３の
（Ｂ））。

【００３５】さらに、広がり防止層３２を形成すること
により、低濃度ドレイン層１２の縁に通常形成される段
差をなくすることができる。このため、この段差に起因
する段切れの発生を抑制することができる。例えば、ゲ
ート酸化膜１８がこのような段差上を横切らずに済むの
で、ゲート酸化膜１８の信頼性を向上させることができ
る。

【００３６】次に、従来周知の技術を用いて、分離酸化
膜２４を形成する。第２実施例では、分離酸化膜２４を
マスクとして用いて自己整合的にチャネル層１６および
高濃度ドレイン層１４を形成するため、先ず、アクティ
ブ領域の周囲だけでなく、チャネル層１６と高濃度ドレ
イン層１３との間の離間部分３４にも離間分離酸化膜３
６を形成する。

【００３７】そして、低濃度ドレイ１２ン層の少なくと
も一部分を含む領域に、イオン打ち込みと熱処理とを順
次に行ってチャネル層１６を形成する。ここでは、Ｐ型
の不純物Ｐ型の不純物としてホウ素を１×１０¹³ｉｏｎ
ｓ／ｃｍ² の注入密度で導入した後、窒素（Ｎ₂ ）雰囲
気中で１０００℃の温度で３０分間程高温熱処理を行っ
て、この低濃度ドレイン層１２の表面からの深さよりも
浅い深さの、Ｐ型のチャネル層１６を形成する（図３の
（Ｃ））。

【００３８】次に、このチャネル層１６の少なくとも一
部分を含む領域であって、かつ、低濃度ドレイン層１２
上の領域に、ゲート酸化膜１８と、ポリシリコンのゲー
ト電極２０とを順次に積層する（図４の（Ａ））。

【００３９】次に、ゲート電極２０を挟んで、チャネル
層１６の表面であって低濃度ドレイン層１２の少なくと
も一部分を含む領域上にＮ型のソース層２２を形成し、
かつ、低濃度ドレイン層１２の表面であって、このゲー
ト電極２０から離間した領域に、低濃度ドレイン層１２
の不純物濃度よりも高不純物濃度のＮ型の高濃度ドレイ
ン層１４を形成する（図４の（Ｂ））。

【００４０】ここで、得られた構造体の平面パターンを
図４の（Ｃ）に示す。図４の（Ｂ）は、この図４の
（Ｃ）のII−IIでの切り口に沿った断面図に相当する。
図４の（Ｃ）に示されるように、高濃度ドレイン層１４
およびチャネル層１６は、離間分離酸化膜３６を含む分
離酸化膜２４をマスクとして用いて、自己整合的に形成
されている。

【００４１】従って、高濃度ドレイン層１４とチャネル
層１６との離間距離が、この離間分離酸化膜３６によっ
て自己整合的に決定される。このため、位置合わせの際
のずれの影響を受けないので、素子のダイナミック耐圧
およびｇｍ（相互コンダクタンス）の特性のバラツキを
少なくすることができる。

【００４２】さらに、高濃度ドレイン層１４等を形成し
た構造体上に、中間絶縁膜２６を形成し、ゲート電極２
０、ソース層２２および高濃度ドレイン層１４から配線
を取り出すためのコンタクトホール２８を形成し、各コ
ンタクトホールにそれぞれ配線金属３０ａ、３０ｂおよ
び３０ｃのパターニングを行って、図５に示す構造を得
る。

【００４３】＜第３実施例＞第３実施例では、図６およ
び図７を参照して、この出願に係る第３の発明のＭＯＳ
トランジスタの製造方法について説明する。

【００４４】図６の（Ａ）〜（Ｃ）は、第３実施例の説
明に供する、前半の断面工程図である。図７の（Ａ）お
よび（Ｂ）は、図６の（Ｃ）に続く、後半の断面工程図
である。また、図７の（Ｃ）は、この実施例で形成した
素子の平面図であり、図７の（Ｂ）は、図７の（Ｃ）の
II−IIに沿った切り口における断面図に相当する。ま
た、図７の（Ｃ）では、理解を容易にするために断面で
はないが一部ハッチングを施して示している。また、図
８は、第３実施例で得られた素子の断面図である。

【００４５】先ず、Ｐ型の半導体の基板１０の一部分に
Ｐ型の埋め込み層３８を形成する。ここでは、Ｐ型の不
純物であるホウ素（Ｂ）を表面濃度１×１０¹⁸ｉｏｎｓ
／ｃｍ³ で導入する（図６の（Ａ））。

【００４６】次に、この埋め込み層３８を形成した基板
１０上に、Ｎ型の低濃度ドレイン層１２ａをエピタキシ
ャル成長させる。ここでは、不純物としてのリン濃度を
１×１０¹⁶ｉｏｎｓ／ｃｍ³ とした層を約５μｍの厚さ
にエピタキシャル成長させる（図６の（Ｂ））。

【００４７】この低濃度ドレイン層１２ａ表面で、か
つ、埋め込み層３８と接した領域に、Ｐ型の不純物を導
入することによりチャネル層１６を形成する。ここで
は、Ｐ型の不純物Ｐ型の不純物としてホウ素を１×１０
¹³ｉｏｎｓ／ｃｍ² の注入密度で導入した後、窒素（Ｎ
₂ ）雰囲気中で１０００℃の温度で３０分間程高温熱処
理を行って、この低濃度ドレイン層１２ａの表面からの
深さよりも浅い深さの、Ｐ型のチャネル層１６を形成す
る。その結果、チャネル層１６と基板１０とは、埋め込
み層３８を介して電気的に接続される（図６の
（Ｃ））。

【００４８】次に、従来周知の技術を用いて、分離酸化
膜２４を形成する。

【００４９】次に、チャネル層１６の一部分上に、ゲー
ト酸化膜１８およびポリシリコンのゲート電極２０を順
次に積層して形成する（図７の（Ａ））。

【００５０】次に、ゲート電極２０を挟んで、チャネル
層１６の表面にＮ型のソース層２２を形成し、かつ、低
濃度ドレイン層１２ａの表面であって、このゲート電極
２０から離間した領域に、低濃度ドレイン層１２ａの不
純物濃度よりも高不純物濃度のＮ型の高濃度ドレイン層
１４を形成する（図７の（Ｂ））。

【００５１】ここで、得られた構造体の平面パターンを
図７の（Ｃ）に示す。図７の（Ｂ）は、この図７の
（Ｃ）のIII −III に沿った切り口での断面図に相当す
る。

【００５２】さらに、高濃度ドレイン層１４等を形成し
た構造体上に、中間絶縁膜２６を形成し、ゲート電極２
０、ソース層２２および高濃度ドレイン層１４から配線
を取り出すためのコンタクトホール２８を形成し、各コ
ンタクトホール２８にそれぞれ配線金属３０ａ、３０ｂ
および３０ｃのパターニングを行って、図８に示す構造
を得る。

【００５３】また、第３実施例において得られた素子構
造は、第１実施例において、ソース層２２の全ての領域
の下側にわたって、低濃度ドレイン層１２ａを延在させ
たものに相当する。このため、ソース層２２の底面の全
ての領域にわたってバイポーラ電流がほぼ均一に流れる
ので、インパクトイオン化がさらに抑制できる。その結
果、ダイナミック耐圧をより向上させることができる。

【００５４】上述した実施例では、この出願に係る発明
を、特定の材料を用い、特定の条件で形成した例につい
て説明したが、これらの発明は、多くの変更および変形
を行うことができる。例えば、上述した各実施例では、
ＭＯＳトランジスタとして、Ｐ型の基板に形成されたＮ
ＭＯＳトランジスタの例について説明したが、これらの
発明は、例えば、Ｎ型の基板に形成されるＰＭＯＳトラ
ンジスタ、または、ＣＭＯＳトランジスタにも適用する
ことができる。

【００５５】また、上述した実施例では、低濃度ドレイ
ン層を拡散層としたが、これらの発明では、低濃度ドレ
イン層を例えばＮウエルやＰウエルとしても良い。

【００５６】

【発明の効果】第１の発明のＭＯＳトランジスタの構造
によれば、ソース層の少なくとも一部分の下側にまで、
低濃度ドレイン層が延在させて、この延在させた部分に
おいて、上からソース層、チャネル層および低濃度ドレ
イン層が順次に接触して積層させている。このため、素
子の動作時発生する寄生バイポーラトランジスタのバイ
ポーラ電流は、に縦方向、即ち、ソース領域から下向き
に向う方向に流れる。その結果、ゲートエッジ付近おい
てインパクトイオン化による基板電流の発生を抑制する
ことができる。従って、ダイナミック耐圧およびＥＳＤ
耐量を従来よりも向上させることができる。

【００５７】さらに、ソース層の全ての領域の下側にわ
たって、低濃度ドレイン層を延在させれば、ダイナミッ
ク耐圧およびＥＳＤ耐量をより向上させることができ
る。

【００５８】また、第２の発明のＭＯＳトランジスタの
製造方法によれば、下地全面に、低濃度ドレイン層の不
純物濃度よりも低濃度でかつ下地に含まれる不純物の濃
度よりも高濃度の第１導電型不純物を導入して、広がり
防止層を形成する。その結果、低濃度ドレイン層が、横
方向に必要以上に広がることを抑制することができる。
このため、素子の寸法をより縮小することができ、集積
度を向上させることができる。

【００５９】また、第３の発明のＭＯＳトランジスタの
製造方法によれば、低濃度ドレイン層をエピタキシャル
成長により形成する。その結果、不純物を注入して拡散
層を形成する際に必要であった長時間のドライブイン工
程を削除することができる。さらに、エピタキシャル成
長により形成した低濃度ドレイン層は、不純物を拡散さ
せて形成した場合よりも不純物濃度が均一となる。その
結果、バイポーラ動作がソース層の底面で均一に発生す
る。このため、ＥＳＤ耐量をより向上させることができ
る。

【図面の簡単な説明】

【図１】第１実施例の説明に供する断面図である。

【図２】（Ａ）〜（Ｃ）は、第１実施例の素子の製造方
法の一例を示す断面工程図である。

【図３】（Ａ）〜（Ｃ）は、第２実施例の説明に供する
前半の断面工程図である。

【図４】（Ａ）および（Ｂ）は、図３の（Ｃ）に続く、
後半の断面工程図であり、（Ｃ）は、（Ｂ）の平面図で
ある。

【図５】図４の（Ｂ）に、配線金属等を形成した状態を
示す断面図である。

【図６】（Ａ）〜（Ｃ）は、第３実施例の説明に供する
前半の断面工程図である。

【図７】（Ａ）および（Ｂ）は、図６の（Ｃ）に続く、
後半の断面工程図であり、（Ｃ）は、（Ｂ）の平面図で
ある。

【図８】図７の（Ｂ）に、配線金属等を形成した状態を
示す断面図である。

【符号の説明】

１０：基板（下地）１２、１２ａ：低濃度ドレイン層１４：高濃度ドレイン層１６：チャネル層１８：ゲート酸化膜２０：ゲート電極２２：ソース層２４：分離酸化膜２６：中間絶縁膜２８：コンタクトホール３０ａ、３０ｂ、３０ｃ：配線金属３２：広がり防止層３４：離間部分３６：離間分離酸化膜３８：埋め込み層

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体の下地の表面に、第
２導電型の低濃度ドレイン層を具え、該低濃度ドレイン層の表面の一部分に、該低濃度ドレイ
ン層の不純物濃度よりも高不純物濃度の第２導電型の高
濃度ドレイン層を具え、前記低濃度ドレイン層の表面の少なくとも一部分を含
み、かつ、前記高濃度ドレイン層から離間した領域に、
第１導電型のチャネル層を具え、該チャネル層の表面上であって、かつ、前記低濃度ドレ
イン層の上側の領域に、ゲート酸化膜を介してゲート電
極を具え、前記チャネル層の表面であって、前記ゲート電極を挟ん
で前記高濃度ドレイン層の反対側の領域に、第２導電型
のソース層を具えてなるＭＯＳトランジスタであって、前記ソース層の少なくとも一部分の下側にまで、前記低
濃度ドレイン層が延在してなることを特徴とするＭＯＳ
トランジスタ。
【請求項２】請求項１に記載のＭＯＳトランジスタに
おいて、前記ソース層の全ての領域の下側にわたって、前記低濃
度ドレイン層を延在させてなることを特徴とするＭＯＳ
トランジスタ。
【請求項３】第１導電型の半導体の下地に、第２導電
型の低濃度ドレイン層を形成する工程と、前記低濃度イオン層を形成した領域を含む領域の下地
に、該低濃度ドレイン層の不純物濃度よりも低濃度でか
つ前記下地の不純物濃度よりも高濃度の第１導電型の不
純物を導入して、広がり防止層を形成する工程と、前記低濃度ドレイン層の少なくとも一部分を含む領域
に、第１導電型の不純物を導入することにより、該低濃
度ドレイン層の表面からの深さよりも浅い深さの、第１
導電型のチャネル層を形成する工程と、該チャネル層の少なくとも一部分を含む領域であって、
かつ、前記低濃度ドレイン層上の領域に、ゲート絶縁膜
とゲート電極とを順次に積層する工程と、前記ゲート電極を挟んで、前記チャネル層の表面であっ
て前記低濃度ドレイン層の少なくとも一部分を含む領域
上に、第２導電型のソース層を形成し、かつ、前記低濃
度ドレイン層の表面であって該ゲート電極から離間した
領域に、前記低濃度ドレイン層の不純物濃度よりも高不
純物濃度の第２導電型の高濃度ドレイン層を形成する工
程とを含むことを特徴とするＭＯＳトランジスタの製造
方法。
【請求項４】第１導電型の半導体の下地の一部分に第
１導電型の埋込み層を形成する工程と、該埋め込み層を形成した前記下地上に、第２導電型の低
濃度ドレイン層をエピタキシャル成長させる工程と、該低濃度ドレイン層表面で、かつ、前記埋め込み層と接
した領域に、第１導電型の不純物を導入することによ
り、該低濃度ドレイン層の表面からの深さよりも浅い深
さの、第１導電型のチャネル層を形成する工程と、前記チャネル層の一部分上に、ゲート酸化膜およびゲー
ト電極を順次に積層して形成する工程と、前記ゲート電極を挟んで、前記チャネル層の表面に第２
導電型のソース層を形成し、かつ、前記低濃度ドレイン
層の表面であって、該ゲート電極から離間した領域に、
前記低濃度ドレイン層の不純物濃度よりも高不純物濃度
の第２導電型の高濃度ドレイン層を形成する工程とを含
むことを特徴とするＭＯＳトランジスタの製造方法。