JP3259330B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 title claims description 7
- 239000012535 impurity Substances 0.000 claims description 79
- 238000009792 diffusion process Methods 0.000 claims description 62
- 230000007423 decrease Effects 0.000 claims description 8
- 238000009826 distribution Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 124
- 239000000758 substrate Substances 0.000 description 39
- 230000015556 catabolic process Effects 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらにはＭ
ＯＳＦＥＴを用いた縦型パワートランジスタに適用して
特に有効な技術に関し、例えば小型化及び低消費電力化
が図られた縦型パワーＭＯＳトランジスタに利用して有
用な半導体装置に関する。
ＯＳＦＥＴを用いた縦型パワートランジスタに適用して
特に有効な技術に関し、例えば小型化及び低消費電力化
が図られた縦型パワーＭＯＳトランジスタに利用して有
用な半導体装置に関する。
【０００２】
【従来の技術】電源等のスイッチングに用いられ耐圧が
３００Ｖ〜６００Ｖ程度の縦型パワーＭＯＳトランジス
タが公知である（例えば電子情報通信ハンドブック８０
７頁）。近年の縦型パワーＭＯＳトランジスタにおいて
は、十分な耐圧構造を保持しつつ、その小型化、低消費
電力化が図られる。ところで、パワーＭＯＳトランジス
タの小型化を図るには、チャネル領域及びソース領域が
形成されたウェル拡散層を多数形成するに当たり、該ウ
ェル拡散層同士の間隔を狭めればよい。更にこのように
ウェル拡散層間を狭めた場合、ドレインを挟んだソース
領域及びベース領域間も狭められ、トランジスタ導通時
にこの間に形成される空乏層がピンチオフしやすく、こ
の結果ソース・ドレイン間接合部の電界強度が緩和され
耐圧の向上が図られる。更にドレイン基板層の上端の間
隔が狭められるためゲートからみたドレイン間の酸化膜
容量（帰還容量）も小さくなる。しかしながら、上記の
ように小型化を図った場合、一方でそのオン抵抗が大き
くなることが知られている。これはウェル拡散層に挟ま
れた、ゲート電極直下のドレイン基板層の面積縮小によ
り、該ドレイン基板部分での抵抗値が高くなるためであ
り、抵抗値の増大に従って熱損失が増加し、トランジス
タ全体としての消費電力が多くなる。
３００Ｖ〜６００Ｖ程度の縦型パワーＭＯＳトランジス
タが公知である（例えば電子情報通信ハンドブック８０
７頁）。近年の縦型パワーＭＯＳトランジスタにおいて
は、十分な耐圧構造を保持しつつ、その小型化、低消費
電力化が図られる。ところで、パワーＭＯＳトランジス
タの小型化を図るには、チャネル領域及びソース領域が
形成されたウェル拡散層を多数形成するに当たり、該ウ
ェル拡散層同士の間隔を狭めればよい。更にこのように
ウェル拡散層間を狭めた場合、ドレインを挟んだソース
領域及びベース領域間も狭められ、トランジスタ導通時
にこの間に形成される空乏層がピンチオフしやすく、こ
の結果ソース・ドレイン間接合部の電界強度が緩和され
耐圧の向上が図られる。更にドレイン基板層の上端の間
隔が狭められるためゲートからみたドレイン間の酸化膜
容量（帰還容量）も小さくなる。しかしながら、上記の
ように小型化を図った場合、一方でそのオン抵抗が大き
くなることが知られている。これはウェル拡散層に挟ま
れた、ゲート電極直下のドレイン基板層の面積縮小によ
り、該ドレイン基板部分での抵抗値が高くなるためであ
り、抵抗値の増大に従って熱損失が増加し、トランジス
タ全体としての消費電力が多くなる。
【０００３】トランジスタの小型化を図りつつ、このド
レイン領域での抵抗値を低くすべく、図１２に示すよう
に、ウェル拡散層２０１，２０１…に囲まれたドレイン
基板層２０３の上部側２０３ａ，２０３ａ，…に高濃度
に不純物を導入し、もって、縮小化に伴う上記オン抵抗
の増大を抑えた縦型パワーＭＯＳトランジスタがアメリ
カ特許４３７６２８６号によりて提案されている。この
提案は、ドレイン−ソース間耐圧が３００Ｖ以上のパワ
ーＭＯＳトランジスタにおいてはウェル拡散層２０１，
２０１，…に挟まれた上記ドレイン基板層２０３ａ，２
０３ａ，…でのオン抵抗が、パワーＭＯＳトランジスタ
を構成する素子全体のオン抵抗に一番影響が大きいこと
に鑑み（この領域での抵抗値は全体の約半分程度の抵抗
値となっている）、この領域のオン抵抗を下げるため、
その耐圧を低下させないと云う条件の下で、表面に不純
物を高濃度に、しかも浅く導入したものである（図１３
には図１２のＸ−Ｘ線に沿った不純物濃度分布を示
す）。
レイン領域での抵抗値を低くすべく、図１２に示すよう
に、ウェル拡散層２０１，２０１…に囲まれたドレイン
基板層２０３の上部側２０３ａ，２０３ａ，…に高濃度
に不純物を導入し、もって、縮小化に伴う上記オン抵抗
の増大を抑えた縦型パワーＭＯＳトランジスタがアメリ
カ特許４３７６２８６号によりて提案されている。この
提案は、ドレイン−ソース間耐圧が３００Ｖ以上のパワ
ーＭＯＳトランジスタにおいてはウェル拡散層２０１，
２０１，…に挟まれた上記ドレイン基板層２０３ａ，２
０３ａ，…でのオン抵抗が、パワーＭＯＳトランジスタ
を構成する素子全体のオン抵抗に一番影響が大きいこと
に鑑み（この領域での抵抗値は全体の約半分程度の抵抗
値となっている）、この領域のオン抵抗を下げるため、
その耐圧を低下させないと云う条件の下で、表面に不純
物を高濃度に、しかも浅く導入したものである（図１３
には図１２のＸ−Ｘ線に沿った不純物濃度分布を示
す）。
【０００４】
【発明が解決しようとする課題】しかしながら、上記提
案の縦型パワーＭＯＳトランジスタ構造を採用してオン
抵抗の低下を図った場合、以下のような問題点があるこ
とが本発明者らによって明かとされた。即ち、ウェル拡
散層２０１，２０１，…同士の間隔を狭め、この間に形
成されるドレイン基板層の上部２０３ａ，２０３ａ，…
に不純物を導入した場合、電圧が印加されたときに該不
純物が導入されたドレイン基板部において空乏層が広が
り難くなり、この結果、この領域での耐圧が低下し易く
なる。従って、上述の手法を採った場合には、ドレイン
基板層の上部に導入される不純物の濃度と深さを、形成
されるチャネル層の幅、ウェル拡散層の設置間隔等の他
のパラメータに合わせて最適値を選ぶようにしなければ
ならない。即ち、上記パラメータを選択し、このパラメ
ータに従って形成されたパワーＭＯＳトランジスタの耐
圧、オン抵抗、さらには、ゲート電極とドレイン間の帰
還容量（寄生容量）等の特性が、最適となるように、ド
レイン基板層に導入される不純物の濃度と深さを決定す
る必要がある。従って、ドレイン基板層に導入される不
純物の濃度と深さを決定するために、各パラメータの組
合せによって得られたトランジスタ毎に、多くの特性項
目（耐圧、オン抵抗、容量）を評価しなければならず、
最適な特性を得るために、上記不純物の濃度と深さを決
定することがで困難であった。
案の縦型パワーＭＯＳトランジスタ構造を採用してオン
抵抗の低下を図った場合、以下のような問題点があるこ
とが本発明者らによって明かとされた。即ち、ウェル拡
散層２０１，２０１，…同士の間隔を狭め、この間に形
成されるドレイン基板層の上部２０３ａ，２０３ａ，…
に不純物を導入した場合、電圧が印加されたときに該不
純物が導入されたドレイン基板部において空乏層が広が
り難くなり、この結果、この領域での耐圧が低下し易く
なる。従って、上述の手法を採った場合には、ドレイン
基板層の上部に導入される不純物の濃度と深さを、形成
されるチャネル層の幅、ウェル拡散層の設置間隔等の他
のパラメータに合わせて最適値を選ぶようにしなければ
ならない。即ち、上記パラメータを選択し、このパラメ
ータに従って形成されたパワーＭＯＳトランジスタの耐
圧、オン抵抗、さらには、ゲート電極とドレイン間の帰
還容量（寄生容量）等の特性が、最適となるように、ド
レイン基板層に導入される不純物の濃度と深さを決定す
る必要がある。従って、ドレイン基板層に導入される不
純物の濃度と深さを決定するために、各パラメータの組
合せによって得られたトランジスタ毎に、多くの特性項
目（耐圧、オン抵抗、容量）を評価しなければならず、
最適な特性を得るために、上記不純物の濃度と深さを決
定することがで困難であった。
【０００５】本発明の目的は、耐圧特性の低下を防止す
る新規な半導体装置の製造方法を提供することにある。
る新規な半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、第１の導
電形の半導体層に所定間隔を隔てて少なくとも２以上形
成された第２の導電形のウェル拡散層と、前記ウェル拡
散層内に形成された第１の導電形のソース領域とを具
え、前記ウェル拡散層以外の半導体層部分がドレイン領
域とされ、前記少なくとも２以上のウェル拡散層に挟ま
れた半導体層部分は、その深度が浅くなるにつれて濃度
が高くなる２段階の不純物分布を示す半導体装置の製造
方法であって、前記２段階の不純物分布の形成におい
て、深度の深い半導体層部分への第１段階の不純物導入
は前記ウェル拡散層を形成する前に行い、深度の浅い半
導体層部分への第２段階の不純物導入は前記ウェル拡散
層を形成した後に行うことを特徴とする半導体装置の製
造方法にある。
発明のうち代表的なものの概要を説明すれば、第１の導
電形の半導体層に所定間隔を隔てて少なくとも２以上形
成された第２の導電形のウェル拡散層と、前記ウェル拡
散層内に形成された第１の導電形のソース領域とを具
え、前記ウェル拡散層以外の半導体層部分がドレイン領
域とされ、前記少なくとも２以上のウェル拡散層に挟ま
れた半導体層部分は、その深度が浅くなるにつれて濃度
が高くなる２段階の不純物分布を示す半導体装置の製造
方法であって、前記２段階の不純物分布の形成におい
て、深度の深い半導体層部分への第１段階の不純物導入
は前記ウェル拡散層を形成する前に行い、深度の浅い半
導体層部分への第２段階の不純物導入は前記ウェル拡散
層を形成した後に行うことを特徴とする半導体装置の製
造方法にある。
【０００７】
【作用】本発明によれば、チャネル領域とソース領域が
形成されるウェル拡散層の設置間隔を狭めて、半導体基
板部分（ドレイン基板層）の上端を狭くしつつ、更にウ
ェル拡散層に挟まれた半導体基板部分の不純物濃度が、
その深度が浅くなるにつれて濃度が高くなるように形成
されるので、トランジスタ導通時には、該半導体基板部
分に形成される空乏層が均等となって、この部分での電
界集中が防止され、耐圧低下が防止される。深度の浅い
半導体層部分の不純物分布の形成は、前記ウエル拡散層
を形成した後であるために、前記ウエル拡散時の影響、
すなわち熱処理影響を受けず、耐圧低下を防止すること
ができる。また、本発明の実施例によれば、上記ウェル
領域に挟まれた半導体層部分への不純物の導入が、深度
の異なる２回の不純物打ち込みによって行われるので、
不純物の導入パターンの態様が多様化し、トランジスタ
の耐圧、帰還容量、オン抵抗値を最適値に調整するため
の設計上のパラメータ選択が容易となる。
形成されるウェル拡散層の設置間隔を狭めて、半導体基
板部分（ドレイン基板層）の上端を狭くしつつ、更にウ
ェル拡散層に挟まれた半導体基板部分の不純物濃度が、
その深度が浅くなるにつれて濃度が高くなるように形成
されるので、トランジスタ導通時には、該半導体基板部
分に形成される空乏層が均等となって、この部分での電
界集中が防止され、耐圧低下が防止される。深度の浅い
半導体層部分の不純物分布の形成は、前記ウエル拡散層
を形成した後であるために、前記ウエル拡散時の影響、
すなわち熱処理影響を受けず、耐圧低下を防止すること
ができる。また、本発明の実施例によれば、上記ウェル
領域に挟まれた半導体層部分への不純物の導入が、深度
の異なる２回の不純物打ち込みによって行われるので、
不純物の導入パターンの態様が多様化し、トランジスタ
の耐圧、帰還容量、オン抵抗値を最適値に調整するため
の設計上のパラメータ選択が容易となる。
【０００８】
【実施例】以下本発明の一実施例について、図１〜図３
を参照して詳細に説明する。図１は、本実施例のｎチャ
ネル縦型パワーＭＯＳトランジスタ１００の縦断面図で
ある。この実施例で示されたｎチャネルパワーＭＯＳト
ランジスタ１００の場合、ドレイン領域が形成されるド
レイン基板層１０３の不純物濃度が１×１０14cm-3〜４
×１０14cm-3であって、ドレイン耐圧を３００Ｖ〜６０
０Ｖ程度確保するように形成されてなる。
を参照して詳細に説明する。図１は、本実施例のｎチャ
ネル縦型パワーＭＯＳトランジスタ１００の縦断面図で
ある。この実施例で示されたｎチャネルパワーＭＯＳト
ランジスタ１００の場合、ドレイン領域が形成されるド
レイン基板層１０３の不純物濃度が１×１０14cm-3〜４
×１０14cm-3であって、ドレイン耐圧を３００Ｖ〜６０
０Ｖ程度確保するように形成されてなる。
【０００９】以下、このパワーＭＯＳトランジスタ１０
０の構造について説明する。図１に示すように、パワー
ＭＯＳトランジスタ１００は、ｎ形半導体基板１０１に
形成されるもので、該基板１０９の上層側にはｎ形不純
物が導入されたドレイン基板層１０３が形成され、一
方、基板１０９の下側にはドレイン用の裏面電極１０８
が形成されている。又、前記基板層１０３には多数のｐ
形のウェル拡散層１０１，１０１，…及びチャネル拡散
層１０１’，１０１’，…が所定間隔（ＬW）隔てて形
成されている。このｐウェル拡散層１０１，１０１，…
及びチャネル拡散層１０１’，１０１’，…には、その
基板表面側にｎ形の高濃度不純物領域（ソース領域）１
０４，１０４…が形成されている。そしてトランジスタ
の作動時、このチャネル拡散層１０１’，１０１’…の
ゲート電極１０２下の表面にチャネルが形成されるよう
になっている。
０の構造について説明する。図１に示すように、パワー
ＭＯＳトランジスタ１００は、ｎ形半導体基板１０１に
形成されるもので、該基板１０９の上層側にはｎ形不純
物が導入されたドレイン基板層１０３が形成され、一
方、基板１０９の下側にはドレイン用の裏面電極１０８
が形成されている。又、前記基板層１０３には多数のｐ
形のウェル拡散層１０１，１０１，…及びチャネル拡散
層１０１’，１０１’，…が所定間隔（ＬW）隔てて形
成されている。このｐウェル拡散層１０１，１０１，…
及びチャネル拡散層１０１’，１０１’，…には、その
基板表面側にｎ形の高濃度不純物領域（ソース領域）１
０４，１０４…が形成されている。そしてトランジスタ
の作動時、このチャネル拡散層１０１’，１０１’…の
ゲート電極１０２下の表面にチャネルが形成されるよう
になっている。
【００１０】又、上記ｐウェル拡散層１０１，１０１，
…及びチャネル拡散層１０１’，１０１’，…に挟まれ
たｎ形のドレイン基板層１０３の上部には、ｎ形の高濃
度不純物導入部１２０が形成されている。この高濃度不
純物導入部１２０は、その深度が深くなるにつれて水平
方向の断面積が大きくなる形状であり、導入されている
不純物（例えばリン）の濃度は、その深度が浅くなるに
つれて濃度が高くされている。即ち、このｎ形高濃度不
純物導入部１２０は、後述するように、例えば、打込み
深度の異なる２回のイオン打ち込み（インプラ）によっ
て形成され、従って、その濃度プロフィールは、図１０
に示すように、２段階（領域Ａ，Ｂ）に変化する。そし
て、上層側の領域Ａ（以下、第１高濃度層（第１層）１
２０Ａと称する）の不純物濃度（少なくとも最大値）
は、下層側の領域Ｂ（以下、第２高濃度層（第２層）１
２０Ｂと称する）の不純物濃度（その最大値）より高濃
度となるように不純物（例えばリン）が導入されてい
る。
…及びチャネル拡散層１０１’，１０１’，…に挟まれ
たｎ形のドレイン基板層１０３の上部には、ｎ形の高濃
度不純物導入部１２０が形成されている。この高濃度不
純物導入部１２０は、その深度が深くなるにつれて水平
方向の断面積が大きくなる形状であり、導入されている
不純物（例えばリン）の濃度は、その深度が浅くなるに
つれて濃度が高くされている。即ち、このｎ形高濃度不
純物導入部１２０は、後述するように、例えば、打込み
深度の異なる２回のイオン打ち込み（インプラ）によっ
て形成され、従って、その濃度プロフィールは、図１０
に示すように、２段階（領域Ａ，Ｂ）に変化する。そし
て、上層側の領域Ａ（以下、第１高濃度層（第１層）１
２０Ａと称する）の不純物濃度（少なくとも最大値）
は、下層側の領域Ｂ（以下、第２高濃度層（第２層）１
２０Ｂと称する）の不純物濃度（その最大値）より高濃
度となるように不純物（例えばリン）が導入されてい
る。
【００１１】又、上記高濃度不純物導入部１２０上方に
はシリコン酸化膜（ゲート酸化膜）１０６を介してゲー
ト電極１０２，１０２…が形成されており、後述するよ
うにこのゲート電極１０２，１０２の設置間隔にてウェ
ル拡散層１０１，１０１…及びチャネル拡散層１０
１’，１０１’，…の横幅が決定されるようになってい
る。又、ゲート電極１０２，１０２…自体の幅を調整す
ることによりドレイン幅ＬWが決定される（図２）。
はシリコン酸化膜（ゲート酸化膜）１０６を介してゲー
ト電極１０２，１０２…が形成されており、後述するよ
うにこのゲート電極１０２，１０２の設置間隔にてウェ
ル拡散層１０１，１０１…及びチャネル拡散層１０
１’，１０１’，…の横幅が決定されるようになってい
る。又、ゲート電極１０２，１０２…自体の幅を調整す
ることによりドレイン幅ＬWが決定される（図２）。
【００１２】概略上記のように構成されてなる縦型パワ
ーＭＯＳトランジスタ１００は以下に示す製造プロセス
に従って形成される。 先ず、パワーＭＯＳトランジスタが形成される領域に
不純物（例えばリン）のインプラ・拡散を行ってその表
層にｎ形の高濃度不純物導入部１２０を形成する（図
３）。この時の不純物（リン）の打ち込みは、その濃度
が５×１０15cm-3程度、打ち込みの深さが４〜５μｍ程
度で行われる（図９の実線I）。 次に、基準となるｐウェル拡散層（例えば図１の拡散
層１０１ａ）を形成すべく、ドレイン基板層１０３表面
に形成されたマスク材１３１を拡散層の形状に従ってパ
ターニングし、その後ｐ形不純物（例えばボロン）のイ
ンプラ・拡散を行う（図９の破線II）。そしてこのｐ形
拡散層１０１ａに再度ｐ形不純物のインプラ・拡散を行
って（図９の破線IV）、チャネル領域１０１’を形成す
る（図４）。 更に、上記拡散層１０１ａにマスク材１３２を形成
し、この拡散層１０１ａ以外の、ドレイン基板層１０３
に、ｎ形不純物（リン）をインプラ・拡散により重ねて
導入し上記高濃度不純物導入部１２０の上半分側に、第
１の高濃度層を形成する。この第１の高濃度層１２０Ａ
の下側の層が第２の高濃度層１２０Ｂとなる（図５）。
尚、上記不純物（リン）打ち込みは、そのピーク濃度が
３×１０15cm-3程度、深さが２〜３μｍ程度にて行われ
る（図９、２点鎖線III参照）。 このようにｎ形又はｐ形の不純物拡散層が形成された
ドレイン基板層１０３の表面にゲート酸化膜１０６を酸
化工程で形成し、その上部に多結晶シリコン（１０２）
をデポジションさせ、これをパターニングしてゲート電
極１０２，１０２，…をそのゲート幅ＬDが５〜８μ
ｍ、更にゲート電極間の間隔ＬSが１５〜２４μｍとな
るように形成する（図６）。 次いで上記形成されたゲート電極１０２，１０２…を
マスクとして、ｎ形半導体基板１０１の表面の所定位置
に、他のｎウェル拡散層１０１ｂ，１０１ｂ，…をイン
プラ・拡散によりセルフアライメントで形成する。この
場合の不純物（ボロン）の導入は図９の破線II及び一点
鎖線IVに従って重ねて行われる。このようにしてドレイ
ン基板層１０３にｐウェル拡散層１０１，１０１及びチ
ャネル拡散層１０１’，１０１’，…が形成される。更
に、この拡散層１０１，１０１，１０１’，１０１’に
対して、上記ゲート電極１０２，１０２，…をマスクと
して用いた、ｎ形不純物のインプラ・拡散により該ｐウ
ェル拡散層１０１，１０１…及びチャネル拡散層１０
１’，１０１’，…内部にｎ形不純物拡散層（ソース領
域）１０４，１０４…をセルフアライメントで形成し、
縦型パワーＭＯＳトランジスタの基本的な構造を得る
（図７）。 その後、層間絶縁膜（例えばＳｉＯ2）１０７をデポ
ジションし、これにＡｌ引出し電極用のスルーホール１
１１，１１１…（ソース電極用のみ図示）を、ソース領
域、及びゲート電極が形成された領域に対応させて設
け、Ａｌ配線１１２を蒸着し、これをパターニングして
夫々の配線パターンを形成する（図８）。 そして、熱処理によるＡｌ−Ｓｉのアロイングを行っ
た後、表面保護膜１１３を形成し、ボンディングバッド
用のスルーホール（図示省略）を形成し、最後に半導体
基板１０９の裏面に裏面電極１０８を蒸着して図１に示
すパワーＭＯＳトランジスタ構造を得る。
ーＭＯＳトランジスタ１００は以下に示す製造プロセス
に従って形成される。 先ず、パワーＭＯＳトランジスタが形成される領域に
不純物（例えばリン）のインプラ・拡散を行ってその表
層にｎ形の高濃度不純物導入部１２０を形成する（図
３）。この時の不純物（リン）の打ち込みは、その濃度
が５×１０15cm-3程度、打ち込みの深さが４〜５μｍ程
度で行われる（図９の実線I）。 次に、基準となるｐウェル拡散層（例えば図１の拡散
層１０１ａ）を形成すべく、ドレイン基板層１０３表面
に形成されたマスク材１３１を拡散層の形状に従ってパ
ターニングし、その後ｐ形不純物（例えばボロン）のイ
ンプラ・拡散を行う（図９の破線II）。そしてこのｐ形
拡散層１０１ａに再度ｐ形不純物のインプラ・拡散を行
って（図９の破線IV）、チャネル領域１０１’を形成す
る（図４）。 更に、上記拡散層１０１ａにマスク材１３２を形成
し、この拡散層１０１ａ以外の、ドレイン基板層１０３
に、ｎ形不純物（リン）をインプラ・拡散により重ねて
導入し上記高濃度不純物導入部１２０の上半分側に、第
１の高濃度層を形成する。この第１の高濃度層１２０Ａ
の下側の層が第２の高濃度層１２０Ｂとなる（図５）。
尚、上記不純物（リン）打ち込みは、そのピーク濃度が
３×１０15cm-3程度、深さが２〜３μｍ程度にて行われ
る（図９、２点鎖線III参照）。 このようにｎ形又はｐ形の不純物拡散層が形成された
ドレイン基板層１０３の表面にゲート酸化膜１０６を酸
化工程で形成し、その上部に多結晶シリコン（１０２）
をデポジションさせ、これをパターニングしてゲート電
極１０２，１０２，…をそのゲート幅ＬDが５〜８μ
ｍ、更にゲート電極間の間隔ＬSが１５〜２４μｍとな
るように形成する（図６）。 次いで上記形成されたゲート電極１０２，１０２…を
マスクとして、ｎ形半導体基板１０１の表面の所定位置
に、他のｎウェル拡散層１０１ｂ，１０１ｂ，…をイン
プラ・拡散によりセルフアライメントで形成する。この
場合の不純物（ボロン）の導入は図９の破線II及び一点
鎖線IVに従って重ねて行われる。このようにしてドレイ
ン基板層１０３にｐウェル拡散層１０１，１０１及びチ
ャネル拡散層１０１’，１０１’，…が形成される。更
に、この拡散層１０１，１０１，１０１’，１０１’に
対して、上記ゲート電極１０２，１０２，…をマスクと
して用いた、ｎ形不純物のインプラ・拡散により該ｐウ
ェル拡散層１０１，１０１…及びチャネル拡散層１０
１’，１０１’，…内部にｎ形不純物拡散層（ソース領
域）１０４，１０４…をセルフアライメントで形成し、
縦型パワーＭＯＳトランジスタの基本的な構造を得る
（図７）。 その後、層間絶縁膜（例えばＳｉＯ2）１０７をデポ
ジションし、これにＡｌ引出し電極用のスルーホール１
１１，１１１…（ソース電極用のみ図示）を、ソース領
域、及びゲート電極が形成された領域に対応させて設
け、Ａｌ配線１１２を蒸着し、これをパターニングして
夫々の配線パターンを形成する（図８）。 そして、熱処理によるＡｌ−Ｓｉのアロイングを行っ
た後、表面保護膜１１３を形成し、ボンディングバッド
用のスルーホール（図示省略）を形成し、最後に半導体
基板１０９の裏面に裏面電極１０８を蒸着して図１に示
すパワーＭＯＳトランジスタ構造を得る。
【００１３】このようにして得られたパワーＭＯＳトラ
ンジスタ１００は、ドレイン基板層１０３のうちｐウェ
ル拡散層１０１，１０１，…及びチャネル拡散層１０
１’，１０１’，…によって囲まれた部分に、高濃度不
純物導入部１２０が形成され、しかもこの導入部１２０
の不純物濃度が、上方となるにしたがって濃く形成され
ているので（第１の高濃度層１２０Ａに導入される不純
物濃度が第２の高濃度層１２０Ｂの濃度より濃く形成さ
れている）、トランジスタ導通時に、高濃度不純物導入
部１２０に生じる空乏層を当該導入部１２０内で均等に
し、電界集中を回避することができる。また、該高濃度
不純物導入部１２０の不純物の導入の態様が多様化する
ので、他のトランジスタの各構成部の不純物濃度／拡散
層の深さ、ゲート電極の幅、拡散層の大きさ等の製造時
のパラメータをある程度決定した後であっても、該パワ
ーＭＯＳトランジスタの特性が最適となるように、即
ち、小型化に伴うオン抵抗の増大、耐圧の低下防止を同
時に達成するように上記第１，第２の高濃度層の不純物
濃度を決定することができる。
ンジスタ１００は、ドレイン基板層１０３のうちｐウェ
ル拡散層１０１，１０１，…及びチャネル拡散層１０
１’，１０１’，…によって囲まれた部分に、高濃度不
純物導入部１２０が形成され、しかもこの導入部１２０
の不純物濃度が、上方となるにしたがって濃く形成され
ているので（第１の高濃度層１２０Ａに導入される不純
物濃度が第２の高濃度層１２０Ｂの濃度より濃く形成さ
れている）、トランジスタ導通時に、高濃度不純物導入
部１２０に生じる空乏層を当該導入部１２０内で均等に
し、電界集中を回避することができる。また、該高濃度
不純物導入部１２０の不純物の導入の態様が多様化する
ので、他のトランジスタの各構成部の不純物濃度／拡散
層の深さ、ゲート電極の幅、拡散層の大きさ等の製造時
のパラメータをある程度決定した後であっても、該パワ
ーＭＯＳトランジスタの特性が最適となるように、即
ち、小型化に伴うオン抵抗の増大、耐圧の低下防止を同
時に達成するように上記第１，第２の高濃度層の不純物
濃度を決定することができる。
【００１４】実際に、上記構成のパワーＭＯＳトランジ
スタの各構成部及びその設計に用いられるパラメータを
以下のように選択したところ、従来のパワーＭＯＳトラ
ンジスタに比して著しくその特性が向上した。以下、詳
述する。
スタの各構成部及びその設計に用いられるパラメータを
以下のように選択したところ、従来のパワーＭＯＳトラ
ンジスタに比して著しくその特性が向上した。以下、詳
述する。
【００１５】本実施例のｎチャネルパワーＭＯＳトラン
ジスタ（ドレイン耐圧＝３００〜６００Ｖ）は、以下の
ように各部のパラメータが決定されている。 （１）ドレイン基板層の不純物濃度＝１×１０14cm-3〜
４×１０14cm-3 （２）第１高濃度層１２０Ａの不純物濃度＝６×１０15
cm-3〜１×１０16cm-3；深さ＝２〜３μｍ程度（図１０
のＡにて示す範囲） （３）第２高濃度層１２０Ｂの不純物濃度＝１×１０15
cm-3〜５×１０15cm-3；深さ＝２〜３μｍ程度（図１０
のＢにて示す範囲） （４）ゲート電極１０２，１０２のゲート幅ＬD＝５〜
８μｍ；ゲート電極間の間隔ＬS＝１５〜２４μｍ （５）ｐウェル拡散層の相互の間隔ＬW＝１．５〜２．
５μｍ （６）ｐウェル拡散層（チャネル層）の縦横の幅ＬC＝
１５μｍ以上
ジスタ（ドレイン耐圧＝３００〜６００Ｖ）は、以下の
ように各部のパラメータが決定されている。 （１）ドレイン基板層の不純物濃度＝１×１０14cm-3〜
４×１０14cm-3 （２）第１高濃度層１２０Ａの不純物濃度＝６×１０15
cm-3〜１×１０16cm-3；深さ＝２〜３μｍ程度（図１０
のＡにて示す範囲） （３）第２高濃度層１２０Ｂの不純物濃度＝１×１０15
cm-3〜５×１０15cm-3；深さ＝２〜３μｍ程度（図１０
のＢにて示す範囲） （４）ゲート電極１０２，１０２のゲート幅ＬD＝５〜
８μｍ；ゲート電極間の間隔ＬS＝１５〜２４μｍ （５）ｐウェル拡散層の相互の間隔ＬW＝１．５〜２．
５μｍ （６）ｐウェル拡散層（チャネル層）の縦横の幅ＬC＝
１５μｍ以上
【００１６】以上の条件に従って実際にパワーＭＯＳト
ランジスタを構成した結果、トランジスタ特性（オン抵
抗ＲONと,ソース・ドレイン間耐圧ＶDSS）は図１１の実
線Ｉにて示すものとなる。これは、高濃度不純物導入部
の不純物の導入を１のパターン（高濃度層が１つのみ形
成）にて行った従来のパワーＭＯＳトランジスタ（図１
３に従来のトランジスタ（図１２）のＸ−Ｘ線に沿った
濃度特性を示す）の特性（図１１の破線にて示す）に比
して、オン抵抗を素子全体で４〜５％低減させ、ドレイ
ン基板層−ゲート電極間の酸化膜容量（帰還容量）を約
２０％低減させる構造とすることができた（尚、比較す
るに当たっては、チャネル層１０１’、ウェル拡散層１
０１の深さ、第２層の濃度特性、ドレイン基板１０３の
不純物濃度、基板の厚さを同一とした。又、耐圧ＶDSS
は、トランジスタ全体としての耐圧が互いに同一となる
ように構成して、これらを比較した）。
ランジスタを構成した結果、トランジスタ特性（オン抵
抗ＲONと,ソース・ドレイン間耐圧ＶDSS）は図１１の実
線Ｉにて示すものとなる。これは、高濃度不純物導入部
の不純物の導入を１のパターン（高濃度層が１つのみ形
成）にて行った従来のパワーＭＯＳトランジスタ（図１
３に従来のトランジスタ（図１２）のＸ−Ｘ線に沿った
濃度特性を示す）の特性（図１１の破線にて示す）に比
して、オン抵抗を素子全体で４〜５％低減させ、ドレイ
ン基板層−ゲート電極間の酸化膜容量（帰還容量）を約
２０％低減させる構造とすることができた（尚、比較す
るに当たっては、チャネル層１０１’、ウェル拡散層１
０１の深さ、第２層の濃度特性、ドレイン基板１０３の
不純物濃度、基板の厚さを同一とした。又、耐圧ＶDSS
は、トランジスタ全体としての耐圧が互いに同一となる
ように構成して、これらを比較した）。
【００１７】以上のように、第１の高濃度層１２０Ａの
不純物濃度を、第２の高濃度層１２０Ｂの不純物濃度よ
り高濃度と云う具合いに段階的にその濃度を変化させる
ことによって、高濃度不純物導入部１２０全体として、
ドレイン基板層の幅が狭い基板表面近傍では不純物濃度
を濃くし、幅が広くなる下部側で不純物濃度をこれより
薄くする（図１２に示す従来の高濃度層２０３ａと略同
一の濃度）ことによって、トランジスタ導通時に生じる
空乏層を当該導入部１２０内で均等にし、電界集中を回
避して、高濃度化に伴う耐圧低下が防止される。
不純物濃度を、第２の高濃度層１２０Ｂの不純物濃度よ
り高濃度と云う具合いに段階的にその濃度を変化させる
ことによって、高濃度不純物導入部１２０全体として、
ドレイン基板層の幅が狭い基板表面近傍では不純物濃度
を濃くし、幅が広くなる下部側で不純物濃度をこれより
薄くする（図１２に示す従来の高濃度層２０３ａと略同
一の濃度）ことによって、トランジスタ導通時に生じる
空乏層を当該導入部１２０内で均等にし、電界集中を回
避して、高濃度化に伴う耐圧低下が防止される。
【００１８】また、本実施例のｎ形パワーＭＯＳトラン
ジスタによれば、ドレイン基板層１０３の上部に形成さ
れた高濃度不純物導入部１２０が第１高濃度層１２０Ａ
と第２高濃度層１２０Ｂの２段構造となっており、第１
高濃度層の不純物濃度と、第２高濃度層の不純物濃度と
を異なるように設定できるので、高濃度不純物導入部１
２０の不純物導入量を適宜調整することにより、そのト
ランジスタ特性（オン抵抗ＲON,ソース・ドレイン間耐
圧ＶDSS，帰還容量）を最適値としたまま素子の小型化
を図ることが容易となる。
ジスタによれば、ドレイン基板層１０３の上部に形成さ
れた高濃度不純物導入部１２０が第１高濃度層１２０Ａ
と第２高濃度層１２０Ｂの２段構造となっており、第１
高濃度層の不純物濃度と、第２高濃度層の不純物濃度と
を異なるように設定できるので、高濃度不純物導入部１
２０の不純物導入量を適宜調整することにより、そのト
ランジスタ特性（オン抵抗ＲON,ソース・ドレイン間耐
圧ＶDSS，帰還容量）を最適値としたまま素子の小型化
を図ることが容易となる。
【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例にて示したトランジスタの各部分の膜厚、不純物
濃度等は、例示的に列挙したものであり、これらの例示
範囲を逸脱したトランジスタにおいても、高濃度不純物
領域を２段階に形成し、これらの領域に導入される不純
物の濃度の組合せを種々変化させることによって、更
に、小型化，オン抵抗の低減等が図られるパワーＭＯＳ
トランジスタの設計が容易となる。また、上記実施例の
パワーＭＯＳトランジスタを形成するに当たっては、導
入されるｎ形不純物としてリン（Ｐ）、ｐ形不純物とし
てボロン（Ｂ）を例示したが、他のｎ形，ｐ形不純物を
導入しても同様の効果が得られる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例にて示したトランジスタの各部分の膜厚、不純物
濃度等は、例示的に列挙したものであり、これらの例示
範囲を逸脱したトランジスタにおいても、高濃度不純物
領域を２段階に形成し、これらの領域に導入される不純
物の濃度の組合せを種々変化させることによって、更
に、小型化，オン抵抗の低減等が図られるパワーＭＯＳ
トランジスタの設計が容易となる。また、上記実施例の
パワーＭＯＳトランジスタを形成するに当たっては、導
入されるｎ形不純物としてリン（Ｐ）、ｐ形不純物とし
てボロン（Ｂ）を例示したが、他のｎ形，ｐ形不純物を
導入しても同様の効果が得られる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。本発明によれば、チャネル領域とソー
ス領域が形成されるウェル拡散層及びチャネル拡散層の
設置間隔を狭めて、ドレイン基板層の上端を狭くし、且
つ、該半導体基板部分の耐圧低下が防止されるので、オ
ン抵抗の増大防止、耐圧の低下防止を図りつつ、パワー
ＭＯＳトランジスタの小型、低消費電力化が達成され
る。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。本発明によれば、チャネル領域とソー
ス領域が形成されるウェル拡散層及びチャネル拡散層の
設置間隔を狭めて、ドレイン基板層の上端を狭くし、且
つ、該半導体基板部分の耐圧低下が防止されるので、オ
ン抵抗の増大防止、耐圧の低下防止を図りつつ、パワー
ＭＯＳトランジスタの小型、低消費電力化が達成され
る。
【図１】本実施例のｎチャネル縦型パワーＭＯＳトラン
ジスタ１００の縦断面図である。
ジスタ１００の縦断面図である。
【図２】図１のトランジスタ１００のゲート幅ＬD，ゲ
ート電極の間隔ＬS，チャネル幅ＬC，ウェル拡散層の設
置間隔ＬWを説明するための縦断面図である。
ート電極の間隔ＬS，チャネル幅ＬC，ウェル拡散層の設
置間隔ＬWを説明するための縦断面図である。
【図３】パワーＭＯＳトランジスタ１００の製造プロセ
スのうち、インプラ・拡散を行って基板表層にｎ形の高
濃度不純物導入部１２０を形成した状態を示す断面図で
ある。
スのうち、インプラ・拡散を行って基板表層にｎ形の高
濃度不純物導入部１２０を形成した状態を示す断面図で
ある。
【図４】図３の半導体装置に基準となるウェル拡散層及
びチャネル拡散層を形成した状態を示す断面図である。
びチャネル拡散層を形成した状態を示す断面図である。
【図５】図４の半導体装置にインプラを行って高濃度不
純物導入部１２０の上半分側に、第１の高濃度層を形成
した状態を示す断面図である。
純物導入部１２０の上半分側に、第１の高濃度層を形成
した状態を示す断面図である。
【図６】図５の半導体装置の基板層１０３の表面にゲー
ト電極を形成した状態を示す断面図である。
ト電極を形成した状態を示す断面図である。
【図７】図６の半導体装置にゲート電極をマスクとして
インプラを行って他のウェル拡散層を形成した状態を示
す断面図である。
インプラを行って他のウェル拡散層を形成した状態を示
す断面図である。
【図８】図７の半導体装置に、層間絶縁膜をデポジショ
ンした後、Ａｌ配線パターンを形成した状態を示す断面
図である。
ンした後、Ａｌ配線パターンを形成した状態を示す断面
図である。
【図９】上記製造プロセスにて行われるインプラの濃度
／深度を示すグラフである。
／深度を示すグラフである。
【図１０】本発明のパワーＭＯＳトランジスタの濃度プ
ロフィールを示すグラフである。
ロフィールを示すグラフである。
【図１１】本発明のパワーＭＯＳトランジスタの特性
（オン抵抗ＲONと,ソース・ドレイン間耐圧ＶDSS）を従
来のトランジスタの特性と比較して示したグラフであ
る。
（オン抵抗ＲONと,ソース・ドレイン間耐圧ＶDSS）を従
来のトランジスタの特性と比較して示したグラフであ
る。
【図１２】従来構造のパワーＭＯＳトランジスタを示す
縦断面図である。
縦断面図である。
【図１３】従来構造のパワーＭＯＳトランジスタの濃度
プロフィールを示すグラフである。
プロフィールを示すグラフである。
１００ 縦型ｎチャネルパワーＭＯＳトランジスタ １０１ ウェル拡散層 １０１’ チャネル拡散層 １０２ ゲート電極 １０３ ドレイン基板層 １２０ 高濃度不純物導入部 １２０Ａ 第１高濃度層（第１層） １２０Ｂ 第２高濃度層（第２層） ＬW ドレイン幅 ＬS ゲート電極の間隔 ＬC チャネル幅 ＬD ゲート幅
Claims (3)
- 【請求項１】第１の導電形の半導体層に所定間隔を隔て
て少なくとも２以上形成された第２の導電形のウェル拡
散層と、前記ウェル拡散層内に形成された第１の導電形
のソース領域とを具え、前記ウェル拡散層以外の半導体
層部分がドレイン領域とされ、前記少なくとも２以上の
ウェル拡散層に挟まれた半導体層部分は、その深度が浅
くなるにつれて濃度が高くなる２段階の不純物分布を示
す半導体装置の製造方法であって、前記２段階の不純物
分布の形成において、深度の深い半導体層部分への第１
段階の不純物導入は前記ウェル拡散層を形成する前に行
い、深度の浅い半導体層部分への第２段階の不純物導入
は前記ウェル拡散層を形成した後に行うことを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記深度の浅い半導体層部分の不純物分布
における不純物濃度の最大値は、６×１０15cm-3〜１×
１０16cm-3 であることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】前記半導体装置は、縦型パワーＭＯＳトラ
ンジスタであることを特徴とする請求項１又は２に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063292A JP3259330B2 (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063292A JP3259330B2 (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065867A JPH065867A (ja) | 1994-01-14 |
| JP3259330B2 true JP3259330B2 (ja) | 2002-02-25 |
Family
ID=15719132
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16063292A Expired - Lifetime JP3259330B2 (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259330B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208439A (zh) * | 2010-03-30 | 2011-10-05 | 新电元工业株式会社 | 半导体装置及其制造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5023423B2 (ja) * | 2001-09-27 | 2012-09-12 | サンケン電気株式会社 | 縦型絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JP2004235475A (ja) | 2003-01-30 | 2004-08-19 | Nec Electronics Corp | 半導体装置 |
| JP4922554B2 (ja) * | 2004-08-18 | 2012-04-25 | パナソニック株式会社 | 半導体装置の製造方法 |
| US7378317B2 (en) * | 2005-12-14 | 2008-05-27 | Freescale Semiconductor, Inc. | Superjunction power MOSFET |
| DE112006003742B4 (de) * | 2006-02-07 | 2015-06-03 | Mitsubishi Electric Corp. | Halbleitervorrichtung und Verfahren zur Herstellung dergleichen |
| US9331197B2 (en) | 2013-08-08 | 2016-05-03 | Cree, Inc. | Vertical power transistor device |
| US10868169B2 (en) | 2013-09-20 | 2020-12-15 | Cree, Inc. | Monolithically integrated vertical power transistor and bypass diode |
| US10600903B2 (en) | 2013-09-20 | 2020-03-24 | Cree, Inc. | Semiconductor device including a power transistor device and bypass diode |
| JP6652802B2 (ja) * | 2015-09-15 | 2020-02-26 | ローム株式会社 | 半導体装置、および当該半導体装置を備えるインバータ装置 |
| JP2019071338A (ja) * | 2017-10-06 | 2019-05-09 | トヨタ自動車株式会社 | 窒化物半導体装置 |
-
1992
- 1992-06-19 JP JP16063292A patent/JP3259330B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208439A (zh) * | 2010-03-30 | 2011-10-05 | 新电元工业株式会社 | 半导体装置及其制造方法 |
| CN102208439B (zh) * | 2010-03-30 | 2015-07-01 | 新电元工业株式会社 | 半导体装置及其制造方法 |
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| Publication number | Publication date |
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| JPH065867A (ja) | 1994-01-14 |
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