JP3259330B2 - 半導体装置の製造方法 - Google Patents
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Description
OSFETを用いた縦型パワートランジスタに適用して
特に有効な技術に関し、例えば小型化及び低消費電力化
が図られた縦型パワーMOSトランジスタに利用して有
用な半導体装置に関する。
300V〜600V程度の縦型パワーMOSトランジス
タが公知である(例えば電子情報通信ハンドブック80
7頁)。近年の縦型パワーMOSトランジスタにおいて
は、十分な耐圧構造を保持しつつ、その小型化、低消費
電力化が図られる。ところで、パワーMOSトランジス
タの小型化を図るには、チャネル領域及びソース領域が
形成されたウェル拡散層を多数形成するに当たり、該ウ
ェル拡散層同士の間隔を狭めればよい。更にこのように
ウェル拡散層間を狭めた場合、ドレインを挟んだソース
領域及びベース領域間も狭められ、トランジスタ導通時
にこの間に形成される空乏層がピンチオフしやすく、こ
の結果ソース・ドレイン間接合部の電界強度が緩和され
耐圧の向上が図られる。更にドレイン基板層の上端の間
隔が狭められるためゲートからみたドレイン間の酸化膜
容量(帰還容量)も小さくなる。しかしながら、上記の
ように小型化を図った場合、一方でそのオン抵抗が大き
くなることが知られている。これはウェル拡散層に挟ま
れた、ゲート電極直下のドレイン基板層の面積縮小によ
り、該ドレイン基板部分での抵抗値が高くなるためであ
り、抵抗値の増大に従って熱損失が増加し、トランジス
タ全体としての消費電力が多くなる。
レイン領域での抵抗値を低くすべく、図12に示すよう
に、ウェル拡散層201,201…に囲まれたドレイン
基板層203の上部側203a,203a,…に高濃度
に不純物を導入し、もって、縮小化に伴う上記オン抵抗
の増大を抑えた縦型パワーMOSトランジスタがアメリ
カ特許4376286号によりて提案されている。この
提案は、ドレイン−ソース間耐圧が300V以上のパワ
ーMOSトランジスタにおいてはウェル拡散層201,
201,…に挟まれた上記ドレイン基板層203a,2
03a,…でのオン抵抗が、パワーMOSトランジスタ
を構成する素子全体のオン抵抗に一番影響が大きいこと
に鑑み(この領域での抵抗値は全体の約半分程度の抵抗
値となっている)、この領域のオン抵抗を下げるため、
その耐圧を低下させないと云う条件の下で、表面に不純
物を高濃度に、しかも浅く導入したものである(図13
には図12のX−X線に沿った不純物濃度分布を示
す)。
案の縦型パワーMOSトランジスタ構造を採用してオン
抵抗の低下を図った場合、以下のような問題点があるこ
とが本発明者らによって明かとされた。即ち、ウェル拡
散層201,201,…同士の間隔を狭め、この間に形
成されるドレイン基板層の上部203a,203a,…
に不純物を導入した場合、電圧が印加されたときに該不
純物が導入されたドレイン基板部において空乏層が広が
り難くなり、この結果、この領域での耐圧が低下し易く
なる。従って、上述の手法を採った場合には、ドレイン
基板層の上部に導入される不純物の濃度と深さを、形成
されるチャネル層の幅、ウェル拡散層の設置間隔等の他
のパラメータに合わせて最適値を選ぶようにしなければ
ならない。即ち、上記パラメータを選択し、このパラメ
ータに従って形成されたパワーMOSトランジスタの耐
圧、オン抵抗、さらには、ゲート電極とドレイン間の帰
還容量(寄生容量)等の特性が、最適となるように、ド
レイン基板層に導入される不純物の濃度と深さを決定す
る必要がある。従って、ドレイン基板層に導入される不
純物の濃度と深さを決定するために、各パラメータの組
合せによって得られたトランジスタ毎に、多くの特性項
目(耐圧、オン抵抗、容量)を評価しなければならず、
最適な特性を得るために、上記不純物の濃度と深さを決
定することがで困難であった。
る新規な半導体装置の製造方法を提供することにある。
発明のうち代表的なものの概要を説明すれば、第1の導
電形の半導体層に所定間隔を隔てて少なくとも2以上形
成された第2の導電形のウェル拡散層と、前記ウェル拡
散層内に形成された第1の導電形のソース領域とを具
え、前記ウェル拡散層以外の半導体層部分がドレイン領
域とされ、前記少なくとも2以上のウェル拡散層に挟ま
れた半導体層部分は、その深度が浅くなるにつれて濃度
が高くなる2段階の不純物分布を示す半導体装置の製造
方法であって、前記2段階の不純物分布の形成におい
て、深度の深い半導体層部分への第1段階の不純物導入
は前記ウェル拡散層を形成する前に行い、深度の浅い半
導体層部分への第2段階の不純物導入は前記ウェル拡散
層を形成した後に行うことを特徴とする半導体装置の製
造方法にある。
形成されるウェル拡散層の設置間隔を狭めて、半導体基
板部分(ドレイン基板層)の上端を狭くしつつ、更にウ
ェル拡散層に挟まれた半導体基板部分の不純物濃度が、
その深度が浅くなるにつれて濃度が高くなるように形成
されるので、トランジスタ導通時には、該半導体基板部
分に形成される空乏層が均等となって、この部分での電
界集中が防止され、耐圧低下が防止される。深度の浅い
半導体層部分の不純物分布の形成は、前記ウエル拡散層
を形成した後であるために、前記ウエル拡散時の影響、
すなわち熱処理影響を受けず、耐圧低下を防止すること
ができる。また、本発明の実施例によれば、上記ウェル
領域に挟まれた半導体層部分への不純物の導入が、深度
の異なる2回の不純物打ち込みによって行われるので、
不純物の導入パターンの態様が多様化し、トランジスタ
の耐圧、帰還容量、オン抵抗値を最適値に調整するため
の設計上のパラメータ選択が容易となる。
を参照して詳細に説明する。図1は、本実施例のnチャ
ネル縦型パワーMOSトランジスタ100の縦断面図で
ある。この実施例で示されたnチャネルパワーMOSト
ランジスタ100の場合、ドレイン領域が形成されるド
レイン基板層103の不純物濃度が1×1014cm-3〜4
×1014cm-3であって、ドレイン耐圧を300V〜60
0V程度確保するように形成されてなる。
0の構造について説明する。図1に示すように、パワー
MOSトランジスタ100は、n形半導体基板101に
形成されるもので、該基板109の上層側にはn形不純
物が導入されたドレイン基板層103が形成され、一
方、基板109の下側にはドレイン用の裏面電極108
が形成されている。又、前記基板層103には多数のp
形のウェル拡散層101,101,…及びチャネル拡散
層101’,101’,…が所定間隔(LW)隔てて形
成されている。このpウェル拡散層101,101,…
及びチャネル拡散層101’,101’,…には、その
基板表面側にn形の高濃度不純物領域(ソース領域)1
04,104…が形成されている。そしてトランジスタ
の作動時、このチャネル拡散層101’,101’…の
ゲート電極102下の表面にチャネルが形成されるよう
になっている。
…及びチャネル拡散層101’,101’,…に挟まれ
たn形のドレイン基板層103の上部には、n形の高濃
度不純物導入部120が形成されている。この高濃度不
純物導入部120は、その深度が深くなるにつれて水平
方向の断面積が大きくなる形状であり、導入されている
不純物(例えばリン)の濃度は、その深度が浅くなるに
つれて濃度が高くされている。即ち、このn形高濃度不
純物導入部120は、後述するように、例えば、打込み
深度の異なる2回のイオン打ち込み(インプラ)によっ
て形成され、従って、その濃度プロフィールは、図10
に示すように、2段階(領域A,B)に変化する。そし
て、上層側の領域A(以下、第1高濃度層(第1層)1
20Aと称する)の不純物濃度(少なくとも最大値)
は、下層側の領域B(以下、第2高濃度層(第2層)1
20Bと称する)の不純物濃度(その最大値)より高濃
度となるように不純物(例えばリン)が導入されてい
る。
はシリコン酸化膜(ゲート酸化膜)106を介してゲー
ト電極102,102…が形成されており、後述するよ
うにこのゲート電極102,102の設置間隔にてウェ
ル拡散層101,101…及びチャネル拡散層10
1’,101’,…の横幅が決定されるようになってい
る。又、ゲート電極102,102…自体の幅を調整す
ることによりドレイン幅LWが決定される(図2)。
ーMOSトランジスタ100は以下に示す製造プロセス
に従って形成される。 先ず、パワーMOSトランジスタが形成される領域に
不純物(例えばリン)のインプラ・拡散を行ってその表
層にn形の高濃度不純物導入部120を形成する(図
3)。この時の不純物(リン)の打ち込みは、その濃度
が5×1015cm-3程度、打ち込みの深さが4〜5μm程
度で行われる(図9の実線I)。 次に、基準となるpウェル拡散層(例えば図1の拡散
層101a)を形成すべく、ドレイン基板層103表面
に形成されたマスク材131を拡散層の形状に従ってパ
ターニングし、その後p形不純物(例えばボロン)のイ
ンプラ・拡散を行う(図9の破線II)。そしてこのp形
拡散層101aに再度p形不純物のインプラ・拡散を行
って(図9の破線IV)、チャネル領域101’を形成す
る(図4)。 更に、上記拡散層101aにマスク材132を形成
し、この拡散層101a以外の、ドレイン基板層103
に、n形不純物(リン)をインプラ・拡散により重ねて
導入し上記高濃度不純物導入部120の上半分側に、第
1の高濃度層を形成する。この第1の高濃度層120A
の下側の層が第2の高濃度層120Bとなる(図5)。
尚、上記不純物(リン)打ち込みは、そのピーク濃度が
3×1015cm-3程度、深さが2〜3μm程度にて行われ
る(図9、2点鎖線III参照)。 このようにn形又はp形の不純物拡散層が形成された
ドレイン基板層103の表面にゲート酸化膜106を酸
化工程で形成し、その上部に多結晶シリコン(102)
をデポジションさせ、これをパターニングしてゲート電
極102,102,…をそのゲート幅LDが5〜8μ
m、更にゲート電極間の間隔LSが15〜24μmとな
るように形成する(図6)。 次いで上記形成されたゲート電極102,102…を
マスクとして、n形半導体基板101の表面の所定位置
に、他のnウェル拡散層101b,101b,…をイン
プラ・拡散によりセルフアライメントで形成する。この
場合の不純物(ボロン)の導入は図9の破線II及び一点
鎖線IVに従って重ねて行われる。このようにしてドレイ
ン基板層103にpウェル拡散層101,101及びチ
ャネル拡散層101’,101’,…が形成される。更
に、この拡散層101,101,101’,101’に
対して、上記ゲート電極102,102,…をマスクと
して用いた、n形不純物のインプラ・拡散により該pウ
ェル拡散層101,101…及びチャネル拡散層10
1’,101’,…内部にn形不純物拡散層(ソース領
域)104,104…をセルフアライメントで形成し、
縦型パワーMOSトランジスタの基本的な構造を得る
(図7)。 その後、層間絶縁膜(例えばSiO2)107をデポ
ジションし、これにAl引出し電極用のスルーホール1
11,111…(ソース電極用のみ図示)を、ソース領
域、及びゲート電極が形成された領域に対応させて設
け、Al配線112を蒸着し、これをパターニングして
夫々の配線パターンを形成する(図8)。 そして、熱処理によるAl−Siのアロイングを行っ
た後、表面保護膜113を形成し、ボンディングバッド
用のスルーホール(図示省略)を形成し、最後に半導体
基板109の裏面に裏面電極108を蒸着して図1に示
すパワーMOSトランジスタ構造を得る。
ンジスタ100は、ドレイン基板層103のうちpウェ
ル拡散層101,101,…及びチャネル拡散層10
1’,101’,…によって囲まれた部分に、高濃度不
純物導入部120が形成され、しかもこの導入部120
の不純物濃度が、上方となるにしたがって濃く形成され
ているので(第1の高濃度層120Aに導入される不純
物濃度が第2の高濃度層120Bの濃度より濃く形成さ
れている)、トランジスタ導通時に、高濃度不純物導入
部120に生じる空乏層を当該導入部120内で均等に
し、電界集中を回避することができる。また、該高濃度
不純物導入部120の不純物の導入の態様が多様化する
ので、他のトランジスタの各構成部の不純物濃度/拡散
層の深さ、ゲート電極の幅、拡散層の大きさ等の製造時
のパラメータをある程度決定した後であっても、該パワ
ーMOSトランジスタの特性が最適となるように、即
ち、小型化に伴うオン抵抗の増大、耐圧の低下防止を同
時に達成するように上記第1,第2の高濃度層の不純物
濃度を決定することができる。
スタの各構成部及びその設計に用いられるパラメータを
以下のように選択したところ、従来のパワーMOSトラ
ンジスタに比して著しくその特性が向上した。以下、詳
述する。
ジスタ(ドレイン耐圧=300〜600V)は、以下の
ように各部のパラメータが決定されている。 (1)ドレイン基板層の不純物濃度=1×1014cm-3〜
4×1014cm-3 (2)第1高濃度層120Aの不純物濃度=6×1015
cm-3〜1×1016cm-3;深さ=2〜3μm程度(図10
のAにて示す範囲) (3)第2高濃度層120Bの不純物濃度=1×1015
cm-3〜5×1015cm-3;深さ=2〜3μm程度(図10
のBにて示す範囲) (4)ゲート電極102,102のゲート幅LD=5〜
8μm;ゲート電極間の間隔LS=15〜24μm (5)pウェル拡散層の相互の間隔LW=1.5〜2.
5μm (6)pウェル拡散層(チャネル層)の縦横の幅LC=
15μm以上
ランジスタを構成した結果、トランジスタ特性(オン抵
抗RONと,ソース・ドレイン間耐圧VDSS)は図11の実
線Iにて示すものとなる。これは、高濃度不純物導入部
の不純物の導入を1のパターン(高濃度層が1つのみ形
成)にて行った従来のパワーMOSトランジスタ(図1
3に従来のトランジスタ(図12)のX−X線に沿った
濃度特性を示す)の特性(図11の破線にて示す)に比
して、オン抵抗を素子全体で4〜5%低減させ、ドレイ
ン基板層−ゲート電極間の酸化膜容量(帰還容量)を約
20%低減させる構造とすることができた(尚、比較す
るに当たっては、チャネル層101’、ウェル拡散層1
01の深さ、第2層の濃度特性、ドレイン基板103の
不純物濃度、基板の厚さを同一とした。又、耐圧VDSS
は、トランジスタ全体としての耐圧が互いに同一となる
ように構成して、これらを比較した)。
不純物濃度を、第2の高濃度層120Bの不純物濃度よ
り高濃度と云う具合いに段階的にその濃度を変化させる
ことによって、高濃度不純物導入部120全体として、
ドレイン基板層の幅が狭い基板表面近傍では不純物濃度
を濃くし、幅が広くなる下部側で不純物濃度をこれより
薄くする(図12に示す従来の高濃度層203aと略同
一の濃度)ことによって、トランジスタ導通時に生じる
空乏層を当該導入部120内で均等にし、電界集中を回
避して、高濃度化に伴う耐圧低下が防止される。
ジスタによれば、ドレイン基板層103の上部に形成さ
れた高濃度不純物導入部120が第1高濃度層120A
と第2高濃度層120Bの2段構造となっており、第1
高濃度層の不純物濃度と、第2高濃度層の不純物濃度と
を異なるように設定できるので、高濃度不純物導入部1
20の不純物導入量を適宜調整することにより、そのト
ランジスタ特性(オン抵抗RON,ソース・ドレイン間耐
圧VDSS,帰還容量)を最適値としたまま素子の小型化
を図ることが容易となる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例にて示したトランジスタの各部分の膜厚、不純物
濃度等は、例示的に列挙したものであり、これらの例示
範囲を逸脱したトランジスタにおいても、高濃度不純物
領域を2段階に形成し、これらの領域に導入される不純
物の濃度の組合せを種々変化させることによって、更
に、小型化,オン抵抗の低減等が図られるパワーMOS
トランジスタの設計が容易となる。また、上記実施例の
パワーMOSトランジスタを形成するに当たっては、導
入されるn形不純物としてリン(P)、p形不純物とし
てボロン(B)を例示したが、他のn形,p形不純物を
導入しても同様の効果が得られる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。本発明によれば、チャネル領域とソー
ス領域が形成されるウェル拡散層及びチャネル拡散層の
設置間隔を狭めて、ドレイン基板層の上端を狭くし、且
つ、該半導体基板部分の耐圧低下が防止されるので、オ
ン抵抗の増大防止、耐圧の低下防止を図りつつ、パワー
MOSトランジスタの小型、低消費電力化が達成され
る。
ジスタ100の縦断面図である。
ート電極の間隔LS,チャネル幅LC,ウェル拡散層の設
置間隔LWを説明するための縦断面図である。
スのうち、インプラ・拡散を行って基板表層にn形の高
濃度不純物導入部120を形成した状態を示す断面図で
ある。
びチャネル拡散層を形成した状態を示す断面図である。
純物導入部120の上半分側に、第1の高濃度層を形成
した状態を示す断面図である。
ト電極を形成した状態を示す断面図である。
インプラを行って他のウェル拡散層を形成した状態を示
す断面図である。
ンした後、Al配線パターンを形成した状態を示す断面
図である。
/深度を示すグラフである。
ロフィールを示すグラフである。
(オン抵抗RONと,ソース・ドレイン間耐圧VDSS)を従
来のトランジスタの特性と比較して示したグラフであ
る。
縦断面図である。
プロフィールを示すグラフである。
Claims (3)
- 【請求項1】第1の導電形の半導体層に所定間隔を隔て
て少なくとも2以上形成された第2の導電形のウェル拡
散層と、前記ウェル拡散層内に形成された第1の導電形
のソース領域とを具え、前記ウェル拡散層以外の半導体
層部分がドレイン領域とされ、前記少なくとも2以上の
ウェル拡散層に挟まれた半導体層部分は、その深度が浅
くなるにつれて濃度が高くなる2段階の不純物分布を示
す半導体装置の製造方法であって、前記2段階の不純物
分布の形成において、深度の深い半導体層部分への第1
段階の不純物導入は前記ウェル拡散層を形成する前に行
い、深度の浅い半導体層部分への第2段階の不純物導入
は前記ウェル拡散層を形成した後に行うことを特徴とす
る半導体装置の製造方法。 - 【請求項2】前記深度の浅い半導体層部分の不純物分布
における不純物濃度の最大値は、6×1015cm-3〜1×
1016cm-3 であることを特徴とする請求項1に記載の半
導体装置の製造方法。 - 【請求項3】前記半導体装置は、縦型パワーMOSトラ
ンジスタであることを特徴とする請求項1又は2に記載
の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP16063292A JP3259330B2 (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
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ID=15719132
Family Applications (1)
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JP16063292A Expired - Lifetime JP3259330B2 (ja) | 1992-06-19 | 1992-06-19 | 半導体装置の製造方法 |
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-
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- 1992-06-19 JP JP16063292A patent/JP3259330B2/ja not_active Expired - Lifetime
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