DE112006003742B4 - Halbleitervorrichtung und Verfahren zur Herstellung dergleichen - Google Patents

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Abstract

Halbleitervorrichtung, welche enthält: ein Substrat (1), welches aus Siliziumkarbid ausgebildet ist, welches Störstellen eines ersten Leitfähigkeitstyps enthält; eine erste Driftschicht (2), welche aus Siliziumkarbid ausgebildet ist, welches Störstellen des ersten Leitfähigkeitstyps von einer ersten Konzentration enthält, welche gänzlich auf einer Oberfläche von dem Substrat angeordnet ist; eine zweite Driftschicht (3), welche aus Siliziumkarbid ausgebildet ist, welches Störstellen des ersten Leitfähigkeitstyps von einer zweiten Konzentration enthält, welche höher als die erste Konzentration ist, welche auf einer Oberfläche von der ersten Driftschicht angeordnet ist; eine Mehrzahl von Well-Regionen (4a, 4b), welche Störstellen eines zweiten Leitfähigkeitstyps enthält, welche in der zweiten Driftschicht angeordnet sind; eine Stromsteuerregion (15), welche in der zweiten Driftschicht (3) zwischen einem Paar von den Well-Regionen (4a, 4b) angeordnet ist; eine Gate-Elektrode (11), welche oberhalb der Stromsteuerregion (15) angeordnet ist; und einen Gate-Isolationsfilm (13), welcher zwischen der Gate-Elektrode und der Stromsteuerregion (15) angeordnet ist, wobei die Konzentration von Störstellen des ersten Leitfähigkeitstyps von der zweiten Driftschicht (3) gemäß der Tiefe von ihrer Oberfläche variiert, wobei die Konzentration von Störstellen des ersten Leitfähigkeitstyps von der zweiten Driftschicht (3) höher wird, wenn die Tiefe zunimmt und die Konzentrationen von Störstellen des ersten Leitfähigkeitstyps von der ersten und zweiten Driftschicht (2, 3) sich an einer Schnittstelle zwischen der ersten und zweiten Driftschicht (2, 3) unstetig ändern.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen dergleichen, und genauer gesagt auf eine Technik zum Reduzieren eines EIN-Widerstandes, um eine höhere Leistung bei einem Siliziumkarbid-Feldeffekttransistor zu erzielen.
  • Stand der Technik
  • Die Druckschrift DE 102 45 049 A1 beschreibt eine Halbleitervorrichtung mit einer Kompensationsschicht, die vier Schichten mit jeweils unterschiedlicher Dotierungskonzentration n1 bis n4 aufweist, wobei gilt: n4 ≥ n3 > n2 > n1 > n0. Der unterste Bereich der Kompensationsschicht weist die niedrigste Dotierungskonzentration n0 auf, die dann in Richtung zur obersten Schicht kontinuierlich oder schichtweise ansteigt.
  • Als ein Schaltelement einer nächsten Generation mit einer hohen Durchschlagspannung und einem niedrigen Verlust, gibt es eine Aussicht nach einem vertikalen Siliziumkarbid-Feldeffekttransistor mit hoher Durchschlagspannung. Dieses Element enthält, wie beispielsweise im Patentdokument 1 gezeigt, Well-Regionen, welche durch eine Fotolithografie-Technik und eine Ionenimplantations-Technik ausgebildet sind, in einer Driftschicht (zweite epi-Schicht), welche auf einem Siliziumkarbid-Substrat vorliegt, in der Umgebung von einer Oberfläche von dem Substrat, eine Source-Region und eine JFET-Region (Stromsteuerregion), welche unterhalb von einer Gate-Elektrode vorliegt, welche zwischen dem Paar von Well-Regionen zwischengelegt ist.
  • Obwohl eine der Aufgaben zum Verbessern der Leistung von der Siliziumkarbid-Halbleitervorrichtung, insbesondere der vertikale Siliziumkarbid-Feldeffekttransistor mit hoher Durchschlagspannung, in der Miniaturisierung liegt (beispielsweise eine Reduktion der Zellenneigung), ist es hierbei bevorzugt, ebenfalls die JFET-Länge zu reduzieren (der Abstand zwischen dem Paar von Well-Regionen unterhalb von der Gate-Elektrode). Mit der Miniaturisierung wird jedoch, da der Widerstand von der JFET-Region, welcher grundsätzlich sehr hoch ist, sich erhöht, um den EIN-Widerstand von dem Element zu erhöhen, der Drain-Strom beim EIN-Betrieb abnehmen, wobei dieses es unmöglich gestaltet, die Leistung zu verbessern. Daher ist es, um eine höhere Leistung von diesem Element zu erzielen, notwendig, den EIN-Widerstand zu reduzieren.
  • Unter den Verfahren zum Reduzieren des EIN-Widerstandes gibt es ein Verfahren, welches in den Patentdokumenten 1 und 2 offenbart ist, bei welchem eine Doppelschicht-Struktur Driftschichten enthält, welche unterschiedliche Störstellenkonzentrationen haben, und ein Verfahren, welches im Patentdokument 2 offenbart ist, bei welchem eine Strominduktionsschicht in der JFET-Region bereitgestellt ist.
    Patentdokument 1: JP 2000-286415 A
    Patentdokument 2: JP 2005-5578 A
  • Bei dem Schaltelement mit hoher Durchschlagspannung bei niedrigem Verlust ist es notwendig, eine Feldentlastungsregion (JTE-Region) bereitzustellen, um ein elektrisches Feld in einer Region in der Umgebung von einem Außenumfangsabschnitt von einer Driftschicht zu entlasten. Wenn die Störstellenkonzentration von der Driftschicht zunimmt, wird jedoch, um den EIN-Widerstand zu reduzieren, die Störstelle von der Driftschicht die Störstellenkonzentration von der Feldentlastungsregion beeinflussen. Daher wird es nachteilhafterweise schwierig, eine Störstellenkonzentrationsverteilung von der Feldentlastungsregion geeigneterweise zu bestimmen.
  • Offenbarung der Erfindung
  • Die vorliegend Erfindung beabsichtigt das obige Problem zu lösen, und es ist eine Aufgabe von der vorliegenden Erfindung, eine Halbleitervorrichtung, welche dazu in der Lage ist, eine Störstellenkonzentrationsverteilung von einer Feldentlastungsregion geeigneterweise zu bestimmen, und einen EIN-Widerstand zu reduzieren, und ein Verfahren zum Herstellen dergleichen bereitzustellen.
  • Die Halbleitervorrichtung gemäß einem ersten Aspekt von der vorliegenden Erfindung weist die Merkmale des Anspruches 1 auf. Gemäß dem ersten Aspekt von der vorliegenden Erfindung kann die Halbleitervorrichtung einen Widerstand in der Feldentlastungsregion reduzieren.
  • Ferner ist es möglich, eine Störstellenkonzentrationsverteilung von der Feldentlastungsregion geeigneterweise zu bestimmen, ohne durch die zweite Driftschicht beeinflusst zu werden.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung enthält die Merkmale des Anspruches 8. Gemäß dem ersten Aspekt von der vorliegenden Erfindung kann das Verfahren zum Herstellen von einer Halbleitervorrichtung einen Widerstand in der Feldentlastungsregion reduzieren.
  • Ferner ist es möglich, eine Störstellenkonzentrationsverteilung von der Feldentlastungsregion geeigneterweise zu bestimmen, ohne durch die zweite Driftschicht beeinflusst zu werden.
  • Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen definiert.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Schnittansicht, welche einen Aufbau von einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform anzeigt;
  • 2 ist eine Schnittansicht, welche ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform anzeigt;
  • 3 ist eine Schnittansicht, welche ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform anzeigt;
  • 4 ist eine Schnittansicht, welche ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform anzeigt;
  • 5 ist eine Schnittansicht, welche ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform anzeigt;
  • 6 ist eine Schnittansicht, welche ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform anzeigt;
  • 7 ist ein Kurvenverlauf, welcher eine Störstellenkonzentrationsverteilung in einer Tiefenrichtung von einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform anzeigt;
  • 8 ist ein Kurvenverlauf, welcher eine Störstellenkonzentrationsverteilung in der Tiefenrichtung von der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform anzeigt;
  • 9 ist ein Kurvenverlauf, welcher eine Störstellenkonzentrationsverteilung in der Tiefenrichtung von der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform anzeigt;
  • 10 ist eine Schnittansicht, welche einen Aufbau von einem Speicher-Feldeffekttransistor gemäß der zweiten bevorzugten Ausführungsform anzeigt;
  • 11 ist eine Schnittansicht, welche einen Aufbau von einem invertierten Feldeffekttransistor gemäß der zweiten bevorzugten Ausführungsform anzeigt; und
  • 12 ist eine Schnittansicht, welche einen Aufbau von einem eingegrabenen Feldeffekttransistor gemäß der zweiten bevorzugten Ausführungsform anzeigt.
  • Bester Modus zur Durchführung der Erfindung
  • (Die erste bevorzugte Ausführungsform)
  • 1 ist eine Schnittansicht, welche einen Aufbau von einer Halbleitervorrichtung (Feldeffekttransistor als ein Schaltelement) gemäß der ersten bevorzugten Ausführungsform anzeigt. In 1 ist lediglich die Umgebung des äußeren Umfangsabschnittes von einem Substrat gezeigt und ist die Umgebung von dem Innenabschnitt des Substrats nicht gezeigt. Mit anderen Worten, entspricht in 1 die linke Seite der äußeren Umfangsseite und entspricht die rechte Seite der Innenseite.
  • In 1 ist gänzlich auf einer Oberfläche von einem Substrat 1, welches aus Siliziumkarbid ausgebildet ist, welches eine erste Leitfähigkeitstyp-Störstelle enthält, eine erste Driftschicht 2, welche aus Siliziumkarbid ausgebildet ist, welche die erste Leitfähigkeitstyp-Störstelle enthält, ausgebildet. Auf einer Oberfläche von der ersten Driftschicht 2 ist eine zweite Driftschicht 3, welche aus Siliziumkarbid ausgebildet ist, welches die erste Leitfähigkeitstyp-Störstelle enthält, gänzlich ausgebildet, mit Ausnahme in der Umgebung von dem äußeren Umfangsabschnitt. Die Konzentration (zweite Konzentration) von der ersten Leitfähigkeitstyp-Störstelle, welche in der zweiten Driftschicht 3 enthalten ist, ist höher als die Konzentration (erste Konzentration) von der ersten Leitfähigkeitstyp-Störstelle, welche in der ersten Driftschicht 2 enthalten ist.
  • Eine Well-Region 4a (erste Well-Region) ist kontinuierlich von einem Endabschnitt angrenzend zu der Umgebung des äußeren Umfangsabschnittes von der zweiten Driftschicht 3 zu einem Abschnitt von der ersten Driftschicht 2 unterhalb der Umgebung des äußeren Umfangsabschnittes ausgebildet. Eine JFET-(Verbindung-Feldeffekttransistor)Region 15 ist derart in der zweiten Driftschicht 3 ausgebildet, dass sie zu der Well-Region 4a angrenzt, und eine Well-Region 4b (zweite Well-Region) ist derart ausgebildet, dass sie an der JFET-Region 15 angrenzt. Mit anderen Worten, ist die JFET-Region 15 zwischen den Well-Regionen 4a und 4b ausgebildet. Diese Well-Regionen 4a und 4b werden durch ein selektives Implantieren von einer zweiten Leitfähigkeitstyp-Störstelle von einer vorbestimmten Konzentration (dritte Konzentration) in die erste Driftschicht 2 und die zweite Driftschicht 3 ausgebildet. Im Folgenden werden die Well-Regionen 4a und 4b im Allgemeinen lediglich als „Well-Region 4” bezeichnet. Die JFET-Region 15 dient als eine Stromsteuerregion zum Steuern eines Drain-Stroms, welcher in das Schaltelement bei einem EIN-Betrieb durch eine Gate-Elektrode 11, welche oberhalb angeordnet ist, fließt, und wird bei einem AUS-Betrieb verringert, um eine Funktion zur Entlastung des elektrischen Effektes über einen Gate-Isolationsfilm 13 zu erhalten.
  • Auf einer Oberfläche von der zweiten Driftschicht 3 ist eine Erweiterungsregion 9 an jeder von jeweiligen Schnittstellen zwischen der JFET-Region 15 und den Well-Regionen 4a und 4b ausgebildet. Die Erweiterungsregion 9 ist derart ausgebildet, so dass sie schmaler als die JFET-Region 15 und die Well-Regionen 4a und 4b ist. Die Konzentration (vierte Konzentration) von der ersten Leitfähigkeitstyp-Störstelle, welche in der Erweiterungsregion 9 enthalten ist, ist höher als die Konzentration (zweite Konzentration) von der ersten Leitfähigkeitstyp-Störstelle, welche in der zweiten Driftschicht 3 enthalten ist.
  • An der JFET-Region 15 ist die Gate-Elektrode 11 mit einer Epitaxie-Kanalregion 10 und dem Gate-Isolationsfilm 13, welcher dazwischengelegt ist, ausgebildet. In der Well-Region 4b sind eine Source-Region 5 des ersten Leitfähigkeitstyps und eine Well-Kontaktregion 6 des zweiten Leitfähigkeitstyps ausgebildet, und auf diesen Regionen ist eine Source-Elektrode 12 ausgebildet. Ferner ist in der ersten Driftschicht 2 eine JTE-(Verbindungs-Abschlusserweiterung)-Region-(Schutzring-Region) 8 derart außerhalb der Well-Region 4a ausgebildet, dass sie an der Well-Region 4a angrenzt. Die JTE-Region 8 dient als eine Feld-Entlastungsregion zur Entlastung des elektrischen Feldes in der Umgebung des äußeren Umfangsabschnittes. Ferner ist in der ersten Driftschicht 2 eine Feldstopper-Region 7 des ersten Leitfähigkeitstyps derart von der JTE-Region 8 entfernt ausgebildet, so dass sie mit dem äußeren Umfangsabschnitt in Kontakt kommt. Gänzlich auf einer Rückseite des Substrats 1 ist eine Drain-Elektrode 14 ausgebildet.
  • Obwohl die Umgebung des Innenabschnittes von dem Substrat 1 nicht in 1, wie oben diskutiert, gezeigt ist, ist tatsächlich eine Mehrzahl von Paaren von JFET-Regionen 15 und Well-Regionen 4b, wie in 1 gezeigt, wiederholt zum Innenabschnitt des Substrats 1 ausgebildet. Mit anderen Worten, ist die Well-Region 4a lediglich in einem Abschnitt ausgebildet, welcher dem äußeren Umfangsabschnitt am nächsten ist, und sind die Well-Regionen 4b an der Innenseite ausgebildet.
  • Ferner, obwohl im Folgenden eine Beschreibung gegeben wird, welche einen beispielhaften Fall annimmt, bei welchem der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist, da es vorteilhaft ist, dass der Leitfähigkeitstyp von dem Substrat 1 in der Halbleitervorrichtung von der vorliegenden Erfindung der n-Typ sein sollte, ist die Kombination von den Leitfähigkeitstypen in der Halbleitervorrichtung nicht auf den obigen Fall beschränkt, sondern kann es einen Fall geben, bei welchem der erste Leitfähigkeitstyp der p-Typ ist und der zweite Leitfähigkeitstyp der n-Typ ist. Mit anderen Worten, wenn der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist, wird ein n-Kanal-Feldeffekttransistor hergestellt, und wenn der erste Leitfähigkeitstyp der p-Typ ist und der zweite Leitfähigkeitstyp der n-Typ ist, wird ein p-Kanal-Feldeffekttransistor hergestellt.
  • Im Folgenden wird ein Verfahren zum Herstellen der Halbleitervorrichtung von 1 unter Bezugnahme auf 2 bis 6 beschrieben.
  • Zunächst, wie in 2 gezeigt, wird auf dem Substrat 1, welches aus Siliziumkarbid ausgebildet ist, welches die erste Leitfähigkeitstyp-Störstelle enthält, die erste Driftschicht 2, welche aus Siliziumkarbid hergestellt ist, welches die erste Leitfähigkeitstyp-Störstelle enthält, durch das Epitaxie-Kristall-Wachstumsverfahren ausgebildet. In der ersten Driftschicht 2 muss die Dicke lediglich in einem Bereich von 5 bis 50 μm sein, und muss die Störstellenkonzentration (die erste Konzentration) lediglich in einem Bereich von 1 × 1015 bis 1 × 1018 cm–3 sein. Mit einer derartigen Einstellung kann ein vertikaler Feldeffekttransistor, welcher eine Durchschlagspannung hat, welche im Bereich von mehreren 100 bis 3 kV oder mehr ist, erzielt werden. Weiter bevorzugt braucht die Dicke lediglich in einem Bereich von 10 bis 20 μm sein und braucht die Störstellenkonzentration lediglich in einem Bereich von 1 × 1015 bis 1 × 1016 cm–3 sein.
  • Das Substrat 1 kann jegliche Ebenenrichtung und Polytyp haben. Ferner ist es bevorzugt, dass das Substrat 1 mit der ersten Leitfähigkeitstyp-Störstelle von 1 × 1018 cm–3 oder mehr dotiert werden sollte. Ferner kann der Schritt zum Ausbilden der ersten Driftschicht 2 ausgelassen werden, indem das Substrat 1, auf welchem die erste Driftschicht 2 ausgebildet ist, zuvor vorbereitet wird.
  • Als Nächstes wird die zweite Driftschicht 3, welche aus Siliziumkarbid erstellt ist, welches die erste Leitfähigkeitstyp-Störstelle enthält, auf der ersten Driftschicht 2 durch das Epitaxie-Kristall-Wachstumsverfahren ausgebildet. Es ist bevorzugt, dass die zweite Driftschicht 3 sequenziell zu der Ausbildung von der ersten Driftschicht 2 auf dem Substrat 1 ausgebildet werden sollte. In der zweiten Driftschicht 3 braucht die Dicke lediglich in einem Bereich von 0,3 bis 1,0 μm sein und braucht die Störstellenkonzentration (die zweite Konzentration) lediglich höher zu sein als jene von der ersten Driftschicht 2. Durch ein derartiges Einstellen ist es möglich, den Widerstand von der JFET-Region 15 in dem herzustellenden Feldeffekttransistor zu reduzieren.
  • Ferner kann in der zweiten Driftschicht 3 die erste Leitfähigkeitstyp-Störstelle gleichförmig verteilt werden oder kann in der Umgebung von der Schnittstelle mit der ersten Driftschicht 2 höher verteilt werden oder kann eine Mehrfachschicht-Struktur, welche zwei oder mehrere Schichten enthält, welche unterschiedliche Störstellenkonzentrationen vom ersten Leitfähigkeitstyp haben, bereitgestellt werden.
  • Als Nächstes, wie in 3 gezeigt, wird eine Fotolackmaske (nicht gezeigt) selektiv auf der zweiten Driftschicht 3 mit Ausnahme zu ihrer Umgebung zum äußeren Umfangsabschnitt durch die bestehende Fotolithografietechnik ausgebildet, und wird dann eine Trockenätzung oder eine Nassätzung durchgeführt. Die Region in der Umgebung von dem äußeren Umfangsabschnitt von der zweiten Driftschicht 3 wird dadurch entfernt. In der Umgebung des äußeren Umfangsabschnittes wird die JTE-Region 8 vom zweiten Leitfähigkeitstyp im späteren Schritt ausgebildet, und ist es durch ein Entfernen von der zweiten Driftschicht 2 möglich, die Störstellenkonzentrationsverteilung von der JTE-Region 8 zu bestimmen, ohne durch die zweite Driftschicht 3 beeinflusst zu werden, welche eine relativ höhere Störstellenkonzentration hat.
  • Ferner, um das Element herzustellen, indem die Fotolithografietechnik auf dem Substrat 1, welches aus Siliziumkarbid ausgebildet ist, verwendet wird, ist es notwendig, eine Ausrichtungsmarkierung zur Fotolithografie auf einer vorbestimmten Position von dem Substrat 1 auszubilden, und ist es bevorzugt, dass diese Markierung ausgebildet werden sollte, indem eine Ätztechnik verwendet wird. Mit anderen Worten, wird es durch die Durchführung der obigen Ätzung von der zweiten Driftschicht 3 in dem gleichen Ablauf wie die Ausbildung von der Markierung, möglich, Zunahmen der Anzahl von Herstellungs-Ablaufschritten und von Herstellungskosten zu verhindern.
  • Ferner wird in dem Endabschnitt von der ohne die Entfernung verbliebenen zweiten Driftschicht 3, ein Schrittabschnitt 16 ausgebildet, und wobei es bevorzugt ist, dass dieser Schrittabschnitt 16 eine konische Form hat. Mit anderen Worten, wird um den Schrittabschnitt 16 herum die Well-Region 4a kontinuierlich von dem Endabschnitt von der zweiten Driftschicht 3 zu einem Abschnitt von der ersten Driftschicht 2 unterhalb des Endabschnittes von der zweiten Driftschicht 3 ausgebildet, indem die zweite Störstellentyp-Störstelle (Ionen) in dem letzten Schritt implantiert wird, wobei es mit der konischen Form von dem Schrittabschnitt 16 möglich ist, eine behutsamere Verteilung von der zweiten Leitfähigkeitstyp-Störstelle in der Tiefenrichtung in dem Schrittabschnitt 16 zu erzielen. Dies macht es möglich, eine Abnahme in der Durchschlagspannung aufgrund der Elektrofeldkonzentration zu verhindern. Ferner ist es durch die konische Form von dem Schrittabschnitt 16 möglich, die Wahrscheinlichkeit der Ausbildung von einer Seitenwand um den Schrittabschnitt 16 herum zu verringern, wenn die Epitaxie-Kanal-Region 10 und die Gate-Elektrode 11 in dem letzten Schritt ausgebildet werden. Dies reduziert die Fehlfunktion von dem Element.
  • Als Nächstes werden, wie in 4 gezeigt, Fotolackmasken 20 selektiv auf der ersten Driftschicht 2 und der zweiten Driftschicht 3 unter Verwendung der bestehenden Fotolithografietechnik ausgebildet. Diese Fotolackmaske 20 wird nicht in Regionen ausgebildet, welche zu den Well-Regionen 4a und 4b werden. Dann werden durch Implantation von der zweiten Leitfähigkeitstyp-Störstelle (Ionen) von oberhalb der Fotolackmasken 20, die Well-Regionen 4a und 4b selektiv in der ersten Driftschicht 2 und der zweiten Driftschicht 3 ausgebildet. Die JFET-Region 15 wird dadurch in der zweiten Driftschicht 3 zwischen den Well-Regionen 4a und 4b bereitgestellt.
  • Die Ionenimplantation wird derart durchgeführt, um die Well-Region 4a mit einer derartigen Tiefe (beispielsweise 0,4 bis 1,5 μm) bereitzustellen, um die zweite Driftschicht 3 zu durchdringen und die erste Driftschicht 2 nicht zu durchdringen. Die Konzentration (dritte Konzentration) von der zweiten Leitfähigkeitstyp-Störstelle, welche in die Well-Regionen 4a und 4b zu implantieren ist, wird höher bestimmt (beispielsweise 1 × 1017 bis 1 × 1019 cm–3) als die Konzentration von der ersten Leitfähigkeitstyp-Störstelle in der zweiten Driftschicht 3. Ferner ist es bevorzugt, dass die Well-Region 4a zu der Außenseite von dem Schrittabschnitt 16 hin erstreckt ist.
  • Als Nächstes wird, wie in 5 gezeigt, ohne ein Entfernen von den Fotolackmasken 20, die erste Leitfähigkeitstyp-Störstelle (beispielsweise Stickstoffionen oder Phosphorionen) von einer Richtung aus implantiert, welche um einen vorbestimmten Winkel mit Bezug auf eine vertikale Richtung von dem Substrat 1 geneigt ist, um selektiv die Erweiterungsregionen 9 in der ersten Driftschicht 2 und der zweiten Driftschicht 3 auszubilden. Durch das Selbstausrichtungsverfahren unter Verwendung der Fotolackmasken 20, welche für die Ausbildung von den Well-Regionen 4 verwendet werden, können die Erweiterungsregionen 9 mit einer sehr guten Symmetrie mit Bezug auf die Well-Regionen 4 ausgebildet werden. Daher ist es möglich, Widerstandsschwankungen in dem Element zu unterdrücken, und eine Zunahme in den Herstellungskosten zu verhindern, indem ein zusätzlicher Fotolithografieschritt unnötig wird. Ferner kann die Erweiterungsregion 9 durch die bestehende Fotolithografietechnik, nicht durch das Selbstausrichtungsverfahren, ausgebildet werden.
  • Die Erweiterungsregion 9 ist mit einer derartigen Tiefe ausgebildet, dass sie die JFET-Region 15 und die Well-Regionen 4a und 4b in vertikaler Richtung nicht durchdringt (mit anderen Worten, ist sie schmaler als die JFET-Region 15 und die Well-Regionen 4a und 4b), und ist mit einer derartigen Breite ausgebildet, um zu verhindern, dass sie mit der angrenzenden in Kontakt kommt, wobei die JFET-Region 15 in der Querrichtung dazwischengelegt ist. Mit anderen Worten, wenn die Erweiterungsregion 9 die zweite Driftschicht 3 durchdringt und mit der ersten Driftschicht 2 in Kontakt tritt, gibt es eine Möglichkeit der Erhöhung eines Leckstroms des Transistors oder der Verringerung von der Durchschlagspannung, und wenn die angrenzenden Erweiterungsregionen 9 miteinander in Kontakt stehen, ist es wahrscheinlicher, dass ein hohes Elektrofeld über den Gate-Isolationsfilm 13 angelegt ist, und dies bewirkt eine Möglichkeit der Verringerung von der Durchschlagspannung des Transistors und Reduktion der Zuverlässigkeit des Gate-Isolationsfilms 13, jedoch ist es durch ein derartiges Ausbilden von der Erweiterungsregion 9, so dass sie die obige Tiefe und Breite hat, möglich, eine solche Reduktion der Zuverlässigkeit zu verhindern.
  • Ferner wird die Konzentration (vierte Konzentration) von der ersten Leitfähigkeitstyp-Störstelle, welche in die Erweiterungsregion 9 zu implantieren ist, höher eingestellt als die Konzentration von der ersten Leitfähigkeitstyp-Störstelle, welche in die zweite Driftschicht 3 zu implantieren ist, und nicht höher als die Konzentration (dritte Konzentration) von der zweiten Leitfähigkeitstyp-Störstelle in den Well-Regionen 4a und 4b (beispielsweise 5 × 1016 bis 9 × 1018 cm–3). Durch ein derartiges Einstellen der Störstellenkonzentration wird es möglich, den Widerstand in der JFET-Region 15 zu verringern.
  • Als Nächstes werden, wie in 6 gezeigt, die Source-Region 5 des ersten Leitfähigkeitstyps, die Well-Kontakt-Region 6 des zweiten Leitfähigkeitstyps, die JTE-Region 8 des zweiten Leitfähigkeitstyps und die Feld-Stopper-Region 7 des ersten Leitfähigkeitstyps unter Verwendung der bestehenden Fotolithografietechnik und der Ionen-Implantationstechnik ausgebildet. Die JTE-Region 8 wird derart ausgebildet, dass sie in einer Region außerhalb der Well-Region 4a in der ersten Driftschicht 2, oberhalb welcher die zweite Driftschicht 3 entfernt ist, zu der Well-Region 4a angrenzt. Die Feld-Stopper-Region 7 ist derart von der JTE-Region 8 entfernt ausgebildet, dass sie in der Region außerhalb der Well-Region 4a in der ersten Driftschicht 2, oberhalb welcher die zweite Driftschicht 3 entfernt ist, mit dem äußeren Umfangsabschnitt in Kontakt tritt.
  • Die Source-Region 5 ist mit einer derartigen Tiefe ausgebildet, dass sie die Well-Region 4b nicht durchdringt (beispielsweise 10 nm bis 0,5 μm). Die Konzentration von der ersten Leitfähigkeitstyp-Störstelle in der Source-Region 5 ist höher eingestellt als die Konzentration von der zweiten Leitfähigkeitstyp-Störstelle in den Well-Regionen 4a und 4b (beispielsweise 1 × 1018 bis 1 × 1021 cm–3).
  • Als Nächstes wird nach einem Reinigen des Substrats 1 eine Wärmeübertragung auf dem Substrat 1 durch eine Wärmeübertragungseinrichtung bei einer hohen Temperatur von beispielsweise 1.400 bis 1.800°C für beispielsweise 30 Sekunden bis 1 Stunde durchgeführt, um die implantierten Ionen elektrisch zu aktivieren. Danach werden eine Ausbildung der Epitaxie-Kanal-Region 10, Ausbildung des Gate-Isolationsfilms 13, Ausbildung der Gate-Elektrode 11, Ablagerung eines Zwischenschicht-Isolationsfilms, Ausbildung der Source-Elektrode 12, Ausbildung der Drain-Elektrode 14 und Ausbildung eines Schutzfilms, usw. durch bestehende Verfahren sequenziell durchgeführt. Dies vollendet die in 1 gezeigte Halbleitervorrichtung.
  • Ferner, wie in 1 gezeigt, obwohl die Epitaxie-Kanal-Regionen 10 auf Teilen von der Well-Region 4b und der Source-Region 5, der Erweiterungs-Region 9 und der JFET-Region 15 ausgebildet sind, wobei sie eine Dicke von ungefähr 10 bis 1.000 nm haben, kann die Epitaxie-Kanal-Region 10 nicht ausgebildet werden.
  • Somit wird bei der Halbleitervorrichtung und dem Verfahren zum Herstellen dergleichen von der ersten bevorzugten Ausführungsform, die zweite Driftschicht 3, deren Störstellenkonzentration höher ist als jene von der ersten Driftschicht 2, auf der ersten Driftschicht 2 ausgebildet, und wird die JTE-Region 8 in der zweiten Driftschicht 3 ausgebildet. Daher ist es möglich, den Widerstand in der JTE-Region 8 zu reduzieren.
  • Ferner, da die Region in der Umgebung des äußeren Umfangsabschnittes von der zweiten Driftschicht 3 entfernt ist, ist es möglich, die Störstellenkonzentrationsverteilung von der JTE-Region 8 geeigneterweise zu bestimmen, ohne durch die zweite Driftschicht 3 beeinflusst zu werden.
  • Ferner ist es, da die Erweiterungsregion 9, deren Störstellenkonzentration höher ist als jene von der zweiten Driftschicht 3, derart ausgebildet ist, dass sie an die JTE-Region 8 angrenzt, möglich, den Widerstand in der JTE-Region 8 zu reduzieren.
  • (Die zweite bevorzugte Ausführungsform)
  • In der Halbleitervorrichtung von der ersten bevorzugten Ausführungsform werden die Well-Regionen 4 ausgebildet, indem die zweite Leitfähigkeitstyp-Störstelle von der dritten Konzentration, welche höher als die Konzentration von der zweiten Driftschicht 3 ist, implantiert wird. Indem die Störstellenkonzentrationsverteilungen von den Well-Regionen 4 und der zweiten Driftschicht 3 gemäß ihrer Tiefen geändert werden, wird es möglich, den Typ des Feldeffekttransistors zu ändern.
  • 7 bis 9 sind Kurvenverläufe, welche jeweils die Störstellenkonzentrationsverteilung in der Tiefenrichtung von der Well-Region 4b in der Halbleitervorrichtung von 1 anzeigen. In der Well-Region 4b wird eine Kanalregion in der Umgebung von einer Oberfläche von einer Region, in welcher weder die Source-Region 5 noch die Well-Kontakt-Region 6 angeordnet ist (das heißt eine Region zwischen der Source-Region 5 und der Erweiterungs-Region 9) ausgebildet, und wird der Typ des Feldeffekttransistors gemäß den Eigenschaften von dieser Kanalregion geändert. 7 entspricht einem Speicher-Feldeffekttransistor 8, 8 entspricht einem invertierten Feldeffekttransistor und 9 entspricht einem eingegrabenen Feldeffekttransistor.
  • 10 bis 12 sind Schnittansichten, welche vergrößerte Aufbauten von 1, entsprechend den 7 bis 9, anzeigen, und speziell jeweilige Aufbauten von einem Speicher-Feldeffekttransistor 31, einem invertierten Feldeffekttransistor 32 und einem eingegrabenen Feldeffekttransistor 33 anzeigen. In 10 bis 12 sind jeweils eine Speicher-Kanal-Region 41, eine invertierte Kanal-Region 42 und eine eingegrabene Kanal-Region 43 angezeigt, welche in der Well-Region 4b zwischen der Source-Region 5 und der Erweiterungs-Region 9 in der Halbleitervorrichtung von 1 ausgebildet sind.
  • In jeder der 7 bis 9 entspricht die horizontale Achse der Tiefe von der Well-Region 4b (mit Bezug auf eine Oberfläche von der Well-Region 4b), und entspricht die vertikale Achse der Störstellenkonzentration. Ferner ist die Konzentration von der ersten Leitfähigkeitstyp-Störstelle in der ersten Driftschicht 2 und der zweiten Driftschicht 3 durch eine durchgängige Linie angezeigt, und ist die Konzentration von der zweiten Leitfähigkeitstyp-Störstelle, welche zu implantieren ist, um die Well-Region 4 auszubilden, durch eine dicke Linie angezeigt. Mit anderen Worten, wird der Leitfähigkeitstyp von der Well-Region 4b durch die Differenz zwischen ihnen bestimmt.
  • Obwohl die durchgängige Linie jenen Fall anzeigt, bei welchem die Störstellenkonzentration in der ersten Driftschicht 2 und der zweiten Driftschicht 3 unabhängig von der Tiefe gleichförmig ist, und sich unstetig an der Schnittstelle ändert, ist die Änderung von der Störstellenkonzentration nicht auf diesen Fall beschränkt, sondern kann sich beispielsweise die Störstellenkonzentration von der zweiten Driftschicht 3 gemäß der Tiefe ändern, wie durch eine einpunktierte gestrichelte Linie oder eine zweipunktierte gestrichelte Linie angezeigt. Mit anderen Worten kann es einen Fall geben, wie durch die einpunktierte gestrichelte Linie angezeigt, bei welchem die Störstellenkonzentration von der zweiten Driftschicht 3 niedriger wird, wenn sie tiefer wird, und kontinuierlich mit jener von der ersten Driftschicht 2 an der Schnittstelle übereinstimmt, oder kann es weiteren Fall geben, welcher durch die zweipunktierte gestrichelte Linie angezeigt ist, bei welchem die Störstellenkonzentration von der zweiten Driftschicht 3 höher wird, wenn sie tiefer wird, und sich an der Schnittstelle unstetig ändert.
  • In jeder aus den 7 bis 9 ist an der Tiefe, welche der Schnittstelle zwischen der ersten Driftschicht 2 und der zweiten Driftschicht 3 entspricht, die Konzentration von der Störstelle, welche in die Well-Region 4 zu implantieren ist, höher als die Störstellenkonzentration von der ersten Driftschicht 2 und der zweiten Driftschicht 3.
  • In 7, da die Konzentration von der Störstelle, welche in die Well-Region 4b zu implantieren ist, niedriger ist als die Störstellenkonzentration von der zweiten Driftschicht 3 an der Oberfläche von der Well-Region 4b, hat die Kanal-Region 41 den ersten Leitfähigkeitstyp.
  • In 8 und 9, da die Konzentration von der Störstelle, welche in die Well-Region 4b zu implantieren ist, höher ist als die Störstellenkonzentration von der zweiten Driftschicht 3 an der Oberfläche von der Well-Region 4b, hat der Kanal (Region 42 und Region 44) den zweiten Leitfähigkeitstyp. Die Störstellenkonzentration von der Well-Region 4b braucht lediglich im Bereich von 1 × 1015 bis 1 × 1017 cm–3 zu sein. In 8, da die Störstellenkonzentration von der zweiten Driftschicht 3 bei der gesamten Tiefe niedriger ist als die Konzentration von der Störstelle, welche in die Well-Region 4 zu implantieren ist, hat die zweite Driftschicht 3 bei der gesamten Tiefe den zweiten Leitfähigkeitstyp. Andererseits, in 9, da die Störstellenkonzentration von der zweiten Driftschicht 3 bei einer bestimmten Tiefe höher ist als die Konzentration von der Störstelle, welche in die Well-Region 4 zu implantieren ist, hat die zweite Driftschicht 3 teilweise den ersten Leitfähigkeitstyp.
  • Der Feldeffekttransistor 31 von 10 hat die Speicher-Kanal-Region 41 in der Umgebung von der Oberfläche von der Well-Region 4b in der zweiten Driftschicht 3. Da die Konzentration von der Störstelle, welche in die Well-Region 4b zu implantieren ist, niedriger ist als die Störstellenkonzentration von der zweiten Driftschicht 3 an der Oberfläche von der Well-Region 4b, hat die Kanal-Region 41 den ersten Leitfähigkeitstyp.
  • Der Feldeffekttransistor 32 von 11 hat die invertierte Kanal-Region 42 in der Umgebung von der Oberfläche von der Well-Region 4b in der zweiten Driftschicht 3. Da die Konzentration von der Störstelle, welche in die Well-Region 4b zu implantieren ist, höher ist als die Störstellenkonzentration von der zweiten Driftschicht 3 an der Oberfläche von der Well-Region 4b, hat die Kanal-Region 42 den zweiten Leitfähigkeitstyp.
  • Der Feldeffekttransistor 33 von 12 hat eine Region 44 in der Umgebung von der Oberfläche von der Well-Region 4b in der zweiten Driftschicht 3 und hat die eingegrabene Kanal-Region 43 unterhalb von der Region 44. Da die Konzentration von der Störstelle, welche in die Well-Region 4b zu implantieren ist, höher ist als die Störstellenkonzentration von der zweiten Driftschicht 3 an der Oberfläche von der Well-Region 4b und niedriger ist als die Störstellenkonzentration von der zweiten Driftschicht 3 in einem etwas tieferen Abschnitt von der Oberfläche, hat die Region 44 den zweiten Leitfähigkeitstyp und hat die Kanal-Region 43 den ersten Leitfähigkeitstyp.
  • Somit wird bei der Halbleitervorrichtung und dem Verfahren zum Herstellen dergleichen von der zweiten bevorzugten Ausführungsform, indem die Störstellenkonzentrationsverteilungen von der Well-Region 4b und der zweiten Driftschicht 3 gemäß der Tiefe geändert werden, der Kanalaufbau (Transistoraufbau) geändert, um den Schwellwert und den EIN-Widerstand zu ändern. Daher wird es möglich, verschiedene Feldeffekttransistoren gemäß den Anwendungen einfach herzustellen, ohne einen jeglichen bestimmten Ablauf hinzuzufügen.
  • Ferner wird es bei dem Feldeffekttransistor 31 von 10 und dem Feldeffekttransistor 32 von 12, da die Leitfähigkeitstypen in der Umgebung von der Oberfläche von der Well-Region 4b invertiert sind, möglich, die Kanalmobilität zu erhöhen und den EIN-Widerstand zu verringern.
  • Ferner wird es, da der Feldeffekttransistor 31 von 10 den ersten Leitfähigkeitstyp in der Umgebung von der Oberfläche von der Well-Region 4b hat, möglich, die Durchschlagspannung zu reduzieren.

Claims (10)

  1. Halbleitervorrichtung, welche enthält: ein Substrat (1), welches aus Siliziumkarbid ausgebildet ist, welches Störstellen eines ersten Leitfähigkeitstyps enthält; eine erste Driftschicht (2), welche aus Siliziumkarbid ausgebildet ist, welches Störstellen des ersten Leitfähigkeitstyps von einer ersten Konzentration enthält, welche gänzlich auf einer Oberfläche von dem Substrat angeordnet ist; eine zweite Driftschicht (3), welche aus Siliziumkarbid ausgebildet ist, welches Störstellen des ersten Leitfähigkeitstyps von einer zweiten Konzentration enthält, welche höher als die erste Konzentration ist, welche auf einer Oberfläche von der ersten Driftschicht angeordnet ist; eine Mehrzahl von Well-Regionen (4a, 4b), welche Störstellen eines zweiten Leitfähigkeitstyps enthält, welche in der zweiten Driftschicht angeordnet sind; eine Stromsteuerregion (15), welche in der zweiten Driftschicht (3) zwischen einem Paar von den Well-Regionen (4a, 4b) angeordnet ist; eine Gate-Elektrode (11), welche oberhalb der Stromsteuerregion (15) angeordnet ist; und einen Gate-Isolationsfilm (13), welcher zwischen der Gate-Elektrode und der Stromsteuerregion (15) angeordnet ist, wobei die Konzentration von Störstellen des ersten Leitfähigkeitstyps von der zweiten Driftschicht (3) gemäß der Tiefe von ihrer Oberfläche variiert, wobei die Konzentration von Störstellen des ersten Leitfähigkeitstyps von der zweiten Driftschicht (3) höher wird, wenn die Tiefe zunimmt und die Konzentrationen von Störstellen des ersten Leitfähigkeitstyps von der ersten und zweiten Driftschicht (2, 3) sich an einer Schnittstelle zwischen der ersten und zweiten Driftschicht (2, 3) unstetig ändern.
  2. Halbleitervorrichtung nach Anspruch 1, bei welcher die Konzentration von Störstellen des zweiten Leitfähigkeitstyps, welche in den Well-Regionen implantiert ist, an einem Oberflächenabschnitt von der Well-Region niedriger ist als die Konzentration von Störstellen des ersten Leitfähigkeitstyps von der zweiten Driftschicht.
  3. Halbleitervorrichtung nach Anspruch 1, bei welcher die Konzentration von Störstellen des zweiten Leitfähigkeitstyps, welche in den Well-Regionen implantiert ist, an einem Oberflächenabschnitt von der Well-Region höher ist als die Konzentration von Störstellen des ersten Leitfähigkeitstyps von der zweiten Driftschicht.
  4. Halbleitervorrichtung nach Anspruch 1, bei welcher die zweite Driftschicht (3) gänzlich auf einer Oberfläche von der ersten Driftschicht, mit Ausnahme ihrer Umgebung des äußeren Umfangsabschnittes, angeordnet ist, und ein Schrittabschnitt (16) an einem Endabschnitt angrenzend zu der Umgebung von dem äußeren Umfangsabschnitt von der zweiten Driftschicht (3) eine konische Form hat.
  5. Halbleitervorrichtung nach Anspruch 4, bei welcher die Mehrzahl von Well-Regionen (4a, 4b) enthält eine erste Well-Region (4a), welche kontinuierlich von einem Endabschnitt angrenzend zu der Umgebung von dem äußeren Umfangsabschnitt von der zweiten Driftschicht zu einem Abschnitt von der ersten Driftschicht unterhalb der Umgebung des äußeren Umfangsabschnittes angeordnet ist; und eine zweite Well-Region (4b), welche in der zweiten Driftschicht, mit Ausnahme des Endabschnittes angrenzend zu der Umgebung des äußeren Umfangsabschnittes, angeordnet ist; und wobei sich die erste Well-Region (4a) zur Außenseite des Schrittabschnittes (16) erstreckt.
  6. Halbleitervorrichtung nach Anspruch 1, welche ferner enthält: eine Erweiterungsregion (9), welche Störstellen des ersten Leitfähigkeitstyps enthält, welche eine Konzentration hat, welche höher als die zweite Konzentration ist, welche in einer Oberfläche von der zweiten Driftschicht (3) an jeder von jeweiligen Schnittstellen zwischen der Stromsteuerregion (15) und den Well-Regionen (4a, 4b) angeordnet ist.
  7. Halbleitervorrichtung nach Anspruch 6, bei welcher die Erweiterungsregion (9) schmaler als die Well-Regionen (4a, 4b) und die Stromsteuerregion (15) ist.
  8. Verfahren zum Herstellen von einer Halbleitervorrichtung, welches enthält: einen Schritt zum Vorbereiten eines Substrats (1), welches aus Siliziumkarbid ausgebildet ist, welches Störstellen eines ersten Leitfähigkeitstyps enthält; einen Schritt zum Ausbilden einer ersten Driftschicht (2), welche aus Siliziumkarbid erstellt ist, welche eine Störstellen des ersten Leitfähigkeitstyps von einer ersten Konzentration enthält, gänzlich auf einer Oberfläche von dem Substrat durch Epitaxie-Wachstum; einen Schritt zum Ausbilden einer zweiten Driftschicht (3), welche aus Siliziumkarbid erstellt ist, welche Störstellen des ersten Leitfähigkeitstyps von einer zweiten Konzentration enthält, welche höher als die erste Konzentration ist, gänzlich auf einer Oberfläche von der ersten Driftschicht durch Epitaxie-Wachstum; einen Schritt zum Entfernen der Umgebung des äußeren Umfangsabschnittes von der zweiten Driftschicht (3), mit einem Schrittabschnitt (16) an einem Endabschnitt, welcher konisch verläuft; einen Stromsteuerregion-Bereitstellungsschritt zum Ausbilden von einer ersten Well-Region (4a) an einem Endabschnitt angrenzend zu der Umgebung von dem äußeren Umfangsabschnitt von der zweiten Driftschicht und in einem Abschnitt von der ersten Driftschicht unterhalb der Umgebung von dem äußeren Umfangsabschnitt, und zum Ausbilden von einer zweiten Well-Region (4b) in der zweiten Driftschicht, mit Ausnahme des Endabschnittes angrenzend zu der Umgebung von dem äußeren Umfangsabschnitt, durch selektives Implantieren von Störstellen eines zweiten Leitfähigkeitstyps, um dadurch die zweite Driftschicht zwischen der ersten und zweiten Well-Region als eine Stromsteuerregion (15) zu bestimmen; und einen Schritt eines derartigen Ausbildens von einer Feldentlastungsregion (8) in der ersten Driftschicht, so dass sie zu der ersten Well-Region angrenzt.
  9. Verfahren zum Herstellen von einer Halbleitervorrichtung nach Anspruch 8, bei welchem Störstellen des zweiten Leitfähigkeitstyps, welche in dem Stromsteuerregion-Bereitstellungsschritt implantiert wird, eine dritte Konzentration hat, welche höher als die zweite Konzentration ist.
  10. Verfahren zum Herstellen von einer Halbleitervorrichtung nach Anspruch 8 oder 9, welches ferner enthält einen Erweiterungsregion-Ausbildungsschritt zum Implantieren von Störstellen des ersten Leitfähigkeitstyps einer vierten Konzentration, welche höher als die zweite Konzentration ist, an jeder von jeweiligen Schnittstellen zwischen der Stromsteuerregion (15) und der ersten und zweiten Well-Region (4a, 4b) in einer Oberfläche von der zweiten Driftschicht (3), um eine Erweiterungsregion (9) auszubilden, wobei eine Fotolackmaske (20) verwendet wird, welche gleich jener ist, welche in dem Stromsteuerregion-Bereitstellungsschritt verwendet wird, und die Störstellen des ersten Leitfähigkeitstyps von einer Richtung aus, welche um einen vorbestimmten Winkel mit Bezug auf eine vertikale Richtung von dem Substrat geneigt ist, in dem Erweiterungsregion-Ausbildungsschritt implantiert wird.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
US8530943B2 (en) 2008-08-21 2013-09-10 Panasonic Corporation Semiconductor device
US7825487B2 (en) * 2008-09-30 2010-11-02 Northrop Grumman Systems Corporation Guard ring structures and method of fabricating thereof
WO2010044226A1 (ja) * 2008-10-17 2010-04-22 パナソニック株式会社 半導体装置およびその製造方法
JP2012114104A (ja) * 2009-02-24 2012-06-14 Hitachi Ltd 蓄積型絶縁ゲート型電界効果型トランジスタ
JP5370480B2 (ja) 2009-04-30 2013-12-18 三菱電機株式会社 半導体装置及びその製造方法
JP5223773B2 (ja) * 2009-05-14 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
US20110024765A1 (en) * 2009-07-31 2011-02-03 General Electric Company Silicon carbide semiconductor structures, devices and methods for making the same
US8421151B2 (en) 2009-10-22 2013-04-16 Panasonic Corporation Semiconductor device and process for production thereof
US8563986B2 (en) * 2009-11-03 2013-10-22 Cree, Inc. Power semiconductor devices having selectively doped JFET regions and related methods of forming such devices
WO2011135995A1 (ja) * 2010-04-26 2011-11-03 三菱電機株式会社 半導体装置
CN103299425B (zh) * 2011-01-14 2016-02-24 三菱电机株式会社 半导体装置的制造方法
JP5881322B2 (ja) * 2011-04-06 2016-03-09 ローム株式会社 半導体装置
JP5687127B2 (ja) * 2011-05-06 2015-03-18 三菱電機株式会社 半導体装置およびその製造方法
JP2013030618A (ja) 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
JP5939624B2 (ja) * 2012-03-30 2016-06-22 国立研究開発法人産業技術総合研究所 縦型高耐圧半導体装置の製造方法および縦型高耐圧半導体装置
WO2014049806A1 (ja) * 2012-09-28 2014-04-03 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10868169B2 (en) * 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US10600903B2 (en) 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
JP2015185554A (ja) * 2014-03-20 2015-10-22 サンケン電気株式会社 半導体装置及び半導体装置の製造方法
JP6291988B2 (ja) * 2014-04-15 2018-03-14 住友電気工業株式会社 炭化珪素半導体装置
JP6052481B2 (ja) 2014-12-25 2016-12-27 富士電機株式会社 半導体装置
US9614041B1 (en) * 2015-09-11 2017-04-04 Nxp Usa, Inc. Multi-gate semiconductor devices with improved hot-carrier injection immunity
JP6705155B2 (ja) 2015-11-13 2020-06-03 富士電機株式会社 半導体装置および半導体装置の製造方法
CN115498042A (zh) * 2015-12-18 2022-12-20 罗姆股份有限公司 半导体装置
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6946824B2 (ja) 2017-07-28 2021-10-06 富士電機株式会社 半導体装置および半導体装置の製造方法
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10245049A1 (de) * 2002-09-26 2004-04-08 Infineon Technologies Ag Kompensationshalbleiterbauelement

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPS6457675A (en) 1987-08-27 1989-03-03 Nec Corp Vertical field-effect transistor
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
JP3259330B2 (ja) * 1992-06-19 2002-02-25 株式会社日立製作所 半導体装置の製造方法
JPH06338616A (ja) 1993-05-28 1994-12-06 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置及びその製造方法
JPH09129874A (ja) 1995-11-06 1997-05-16 Toyota Motor Corp 半導体装置及びその製造方法
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
SE9601178D0 (sv) 1996-03-27 1996-03-27 Abb Research Ltd A field controlled semiconductor device of SiC and a method for production thereof
JP3395520B2 (ja) 1996-06-04 2003-04-14 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
JP4167313B2 (ja) * 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
JP2000286415A (ja) 1999-03-29 2000-10-13 Sanyo Electric Co Ltd Ｍｏｓｆｅｔ素子及びその製造方法
US6313482B1 (en) * 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
JP4371521B2 (ja) * 2000-03-06 2009-11-25 株式会社東芝 電力用半導体素子およびその製造方法
US6429041B1 (en) * 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
JP4736180B2 (ja) * 2000-11-29 2011-07-27 株式会社デンソー 半導体装置およびその製造方法
JP4806852B2 (ja) * 2001-03-12 2011-11-02 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP3800047B2 (ja) * 2001-07-18 2006-07-19 日産自動車株式会社 電界効果トランジスタ
JP4029595B2 (ja) * 2001-10-15 2008-01-09 株式会社デンソー ＳｉＣ半導体装置の製造方法
JP4051971B2 (ja) * 2002-03-15 2008-02-27 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP4532853B2 (ja) * 2003-06-13 2010-08-25 パナソニック株式会社 半導体装置
JP4631268B2 (ja) * 2003-10-29 2011-02-16 富士電機システムズ株式会社 半導体装置
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
US7622741B2 (en) * 2004-02-27 2009-11-24 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
US7345309B2 (en) * 2004-08-31 2008-03-18 Lockheed Martin Corporation SiC metal semiconductor field-effect transistor
JP4830285B2 (ja) * 2004-11-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置の製造方法
US7928469B2 (en) * 2005-10-19 2011-04-19 Mitsubishi Electric Corporation MOSFET and method for manufacturing MOSFET

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10245049A1 (de) * 2002-09-26 2004-04-08 Infineon Technologies Ag Kompensationshalbleiterbauelement

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