JP3395520B2 - 絶縁ゲートバイポーラトランジスタ - Google Patents
絶縁ゲートバイポーラトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Description
【０００１】
【発明の属する技術分野】この発明は、産業用あるいは
車両電鉄用スイッチング素子として用いられる大容量・
高耐圧用の絶縁ゲートバイポーラトランジスタに関す
る。
車両電鉄用スイッチング素子として用いられる大容量・
高耐圧用の絶縁ゲートバイポーラトランジスタに関す
る。
【０００２】
【従来の技術】従来、産業用・車両電鉄用のスイッチン
グ素子としてＧＴＯサイリスタが使用されてきたが、近
年、ＧＴＯサイリスタよりスイッチング特性の優れた半
導体素子として、大容量・高耐圧の絶縁ゲートバイポー
ラトランジスタ（以下ＩＧＢＴと記す）の適用が始まっ
ている。中でもノンパンチスルー（ＮＰＴ）型のＩＧＢ
Ｔは高耐圧素子に好適と考えられており、盛んに研究と
開発が行われている。
グ素子としてＧＴＯサイリスタが使用されてきたが、近
年、ＧＴＯサイリスタよりスイッチング特性の優れた半
導体素子として、大容量・高耐圧の絶縁ゲートバイポー
ラトランジスタ（以下ＩＧＢＴと記す）の適用が始まっ
ている。中でもノンパンチスルー（ＮＰＴ）型のＩＧＢ
Ｔは高耐圧素子に好適と考えられており、盛んに研究と
開発が行われている。
【０００３】図７は、従来の縦型ＩＧＢＴの部分断面図
である。以下において、ｎ、ｐを冠した層、領域等はそ
れぞれ電子、正孔を多数キャリアとする層、領域等を意
味するものとする。図において、シリコン基板からなる
ｎベース層３の一方の側の表面層に、選択的にｐチャネ
ル領域４が形成されており、さらに、そのｐチャネル領
域４の表面層に選択的にｎエミッタ領域５が形成されて
いる。そして、ｎベース層３の表面露出部とｎエミッタ
領域５とで挟まれたｐチャネル領域４の表面上にゲート
酸化膜６を介して、例えば多結晶シリコンからなるゲー
ト電極層７が設けられている。ｐチャネル領域４および
ｎエミッタ領域５の表面に共通に接触してＡｌ合金のエ
ミッタ電極８が設けられている。また、ｎベース層３の
反対側の表面層には、ｐコレクタ層１が形成され、その
表面に接触してコレクタ電極９が設けられている。１３
はゲート電極層７に接触して設けられたゲート電極であ
る。ゲート電極層７は、図示しない断面で互いに接続さ
れている。
である。以下において、ｎ、ｐを冠した層、領域等はそ
れぞれ電子、正孔を多数キャリアとする層、領域等を意
味するものとする。図において、シリコン基板からなる
ｎベース層３の一方の側の表面層に、選択的にｐチャネ
ル領域４が形成されており、さらに、そのｐチャネル領
域４の表面層に選択的にｎエミッタ領域５が形成されて
いる。そして、ｎベース層３の表面露出部とｎエミッタ
領域５とで挟まれたｐチャネル領域４の表面上にゲート
酸化膜６を介して、例えば多結晶シリコンからなるゲー
ト電極層７が設けられている。ｐチャネル領域４および
ｎエミッタ領域５の表面に共通に接触してＡｌ合金のエ
ミッタ電極８が設けられている。また、ｎベース層３の
反対側の表面層には、ｐコレクタ層１が形成され、その
表面に接触してコレクタ電極９が設けられている。１３
はゲート電極層７に接触して設けられたゲート電極であ
る。ゲート電極層７は、図示しない断面で互いに接続さ
れている。
【０００４】図７のようなＩＧＢＴがスイッチング素子
として使用される場合、エミッタ電極８が接地され、コ
レクタ電極９に正の電圧が印加される。そして、ゲート
電極１３に印加する電圧を制御し、コレクタ電極９、エ
ミッタ電極８間に電流が流れる状態（オン状態）および
流れない状態（オフ状態）をつくり出す。
として使用される場合、エミッタ電極８が接地され、コ
レクタ電極９に正の電圧が印加される。そして、ゲート
電極１３に印加する電圧を制御し、コレクタ電極９、エ
ミッタ電極８間に電流が流れる状態（オン状態）および
流れない状態（オフ状態）をつくり出す。
【０００５】
【発明が解決しようとする課題】オン状態の電圧降下
（飽和電圧という）は、電流との積が損失となるので、
低いほうが望ましい。そして、ＩＧＢＴはトランジスタ
であるため、ベース電流の供給能力が、オン状態の電圧
降下の大小に大きく寄与する。すなわち、大きなベース
電流を流せれば、それだけ飽和電圧は小さくできる。
（飽和電圧という）は、電流との積が損失となるので、
低いほうが望ましい。そして、ＩＧＢＴはトランジスタ
であるため、ベース電流の供給能力が、オン状態の電圧
降下の大小に大きく寄与する。すなわち、大きなベース
電流を流せれば、それだけ飽和電圧は小さくできる。
【０００６】ベース電流の供給能力を良好にする方法と
しては、ゲート電極層７直下のｎエミッタ領域５とｎ
ベース層３とに挟まれたｐチャネル領域４の幅であるチ
ャネル長の短縮や、隣接するｐチャネル領域４間の距
離の拡張等の方法が一般的に採用されている。しかし、 チャネル長の短縮は、チャネル抵抗が小さくなるため
負荷短絡事故等の際の短絡電流の増大をもたらす。
しては、ゲート電極層７直下のｎエミッタ領域５とｎ
ベース層３とに挟まれたｐチャネル領域４の幅であるチ
ャネル長の短縮や、隣接するｐチャネル領域４間の距
離の拡張等の方法が一般的に採用されている。しかし、 チャネル長の短縮は、チャネル抵抗が小さくなるため
負荷短絡事故等の際の短絡電流の増大をもたらす。
【０００７】隣接するｐチャネル領域間の距離の拡張
は、セル密度の低下（素子面積の増加）につながる。 というそれぞれ短所を有している。上記の問題点に鑑み
本発明の目的は、他の特性を大きく低下させることな
く、ベース電流の供給能力を大にし、飽和電圧を低下さ
せることのできるＩＧＢＴを提供することにある。
は、セル密度の低下（素子面積の増加）につながる。 というそれぞれ短所を有している。上記の問題点に鑑み
本発明の目的は、他の特性を大きく低下させることな
く、ベース電流の供給能力を大にし、飽和電圧を低下さ
せることのできるＩＧＢＴを提供することにある。
【０００８】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型ベース層と、その第一導電型ベース層
の一方の側の表面層に選択的に形成された第二導電型チ
ャネル領域と、その第二導電型チャネル領域の表面層に
選択的に形成された第一導電型エミッタ領域と、第一導
電型エミッタ領域と第一導電型ベース層とに挟まれた第
二導電型チャネル領域の表面上にゲート絶縁膜を介して
形成されたゲート電極層と、そのゲート電極層に接触し
て設けられたゲート電極と、ゲート絶縁膜に覆われない
第二導電型チャネル領域と第一導電型エミッタ領域との
表面に共通に接触するエミッタ電極と、第一導電型ベー
ス層の他方の側の表面に形成された第二導電型コレクタ
層と、その第二導電型コレクタ層の表面に設けられたコ
レクタ電極とを有する絶縁ゲートバイポーラトランジス
タにおいて、第二導電型チャネル領域と第一導電型ベー
ス層との間であって、少なくとも、ゲート絶縁膜に覆わ
れた第二導電型チャネル領域直下の一部に、第一導電型
ベース層より不純物濃度の高い第一導電型高濃度領域が
形成されているものとする。
明は、第一導電型ベース層と、その第一導電型ベース層
の一方の側の表面層に選択的に形成された第二導電型チ
ャネル領域と、その第二導電型チャネル領域の表面層に
選択的に形成された第一導電型エミッタ領域と、第一導
電型エミッタ領域と第一導電型ベース層とに挟まれた第
二導電型チャネル領域の表面上にゲート絶縁膜を介して
形成されたゲート電極層と、そのゲート電極層に接触し
て設けられたゲート電極と、ゲート絶縁膜に覆われない
第二導電型チャネル領域と第一導電型エミッタ領域との
表面に共通に接触するエミッタ電極と、第一導電型ベー
ス層の他方の側の表面に形成された第二導電型コレクタ
層と、その第二導電型コレクタ層の表面に設けられたコ
レクタ電極とを有する絶縁ゲートバイポーラトランジス
タにおいて、第二導電型チャネル領域と第一導電型ベー
ス層との間であって、少なくとも、ゲート絶縁膜に覆わ
れた第二導電型チャネル領域直下の一部に、第一導電型
ベース層より不純物濃度の高い第一導電型高濃度領域が
形成されているものとする。
【０００９】そのようにすれば、第二導電型チャネル領
域と第一導電型ベース層との境界部分の不純物濃度が、
第一導電型ベース層に比して高いため、 １）チャネル形成の横方向拡散が、濃度の高い基板に施
されたのと同様になり、低濃度部分がなくなり、チャネ
ル長が短くなる。 ２）オン状態での第二導電型チャネル領域直下の電子、
正孔濃度が高い。
域と第一導電型ベース層との境界部分の不純物濃度が、
第一導電型ベース層に比して高いため、 １）チャネル形成の横方向拡散が、濃度の高い基板に施
されたのと同様になり、低濃度部分がなくなり、チャネ
ル長が短くなる。 ２）オン状態での第二導電型チャネル領域直下の電子、
正孔濃度が高い。
【００１０】３）飽和電圧程度のコレクタ−エミッタ間
電圧で形成される空乏層は短いが、定格電圧程度のコレ
クタ−エミッタ間電圧で形成される空乏層は一般の絶縁
ゲートバイポーラトランジスタとほとんど差異がない。 ものとなる。特に、第二導電型チャネル領域に一部重複
して形成された、第二導電型チャネル領域より拡散深さ
の深い第二導電型ウェル領域を有し、その第二導電型ウ
ェル領域および第二導電型チャネル領域と第一導電型ベ
ース層との間の全面に第一導電型高濃度領域が形成され
ているものがよい。
電圧で形成される空乏層は短いが、定格電圧程度のコレ
クタ−エミッタ間電圧で形成される空乏層は一般の絶縁
ゲートバイポーラトランジスタとほとんど差異がない。 ものとなる。特に、第二導電型チャネル領域に一部重複
して形成された、第二導電型チャネル領域より拡散深さ
の深い第二導電型ウェル領域を有し、その第二導電型ウ
ェル領域および第二導電型チャネル領域と第一導電型ベ
ース層との間の全面に第一導電型高濃度領域が形成され
ているものがよい。
【００１１】そのようにすれば、第一導電型高濃度領域
を伝うようにキャリアが供給されるため、従来ＩＧＢＴ
では電子電流が供給されない領域であった第二導電型チ
ャネル領域直下にキャリアが供給される。しかも、第一
導電型高濃度領域が、第二導電型チャネル領域を覆うよ
うに形成されているため、空乏層の広がりが均一である
ため、耐圧特性はほとんど影響を受けない。
を伝うようにキャリアが供給されるため、従来ＩＧＢＴ
では電子電流が供給されない領域であった第二導電型チ
ャネル領域直下にキャリアが供給される。しかも、第一
導電型高濃度領域が、第二導電型チャネル領域を覆うよ
うに形成されているため、空乏層の広がりが均一である
ため、耐圧特性はほとんど影響を受けない。
【００１２】更に、第一導電型高濃度領域が、第二導電
型チャネル領域と同一の不純物導入マスクで選択的に導
入されているものとする。そのようにすれば、第一導電
型高濃度領域形成のためのマスクを特に作る必要が無
い。
型チャネル領域と同一の不純物導入マスクで選択的に導
入されているものとする。そのようにすれば、第一導電
型高濃度領域形成のためのマスクを特に作る必要が無
い。
【００１３】
【発明の実施の形態】本発明の絶縁ゲートバイポーラト
ランジスタは、ベース電流の供給を増やすため、第二導
電型チャネル領域と第一導電型ベース層との境界の少な
くとも一部に高濃度領域を有するという特徴を有するも
のである。以下に、本発明の適用結果を実施例とともに
示す。 ［実施例１］図１は、本発明の第一の実施例の縦型ＩＧ
ＢＴの部分断面図である。図１に示したのは、電流のオ
ン・オフを行う活性部分である。その他に主に周辺部分
に耐圧を担うガードリング構造等の部分があるが、本発
明の本質に係わる部分でないので省略する。図におい
て、シリコン基板からなるｎベース層３の一方の側の表
面層に、選択的にｐチャネル領域４が形成されており、
そのｐチャネル領域４の一部に重複してｐチャネル領域
４より接合深さの深いｐウェル領域１０が形成されてい
る。さらに、ｐチャネル領域４の表面層に選択的にｎエ
ミッタ領域５が形成されている。そして、ｎベース層３
の表面露出部とｎエミッタ領域５とで挟まれたｐチャネ
ル領域４の表面上にゲート酸化膜６を介して、例えば多
結晶シリコンからなるゲート電極層７が設けられてい
る。ｐチャネル領域４およびｎエミッタ領域５の表面に
共通に接触してＡｌ合金のエミッタ電極８が設けられて
いる。エミッタ電極８は、図のように絶縁膜１２を介し
てゲート電極層７の上に延長してもよい。また、ｎベー
ス層３の反対側の表面層には、ｐコレクタ層１が形成さ
れ、その表面に接触してコレクタ電極９が設けられてい
る。１３はゲート電極層７に接触して設けられたゲート
電極である。ゲート電極層７は、図示しない断面で互い
に接続されている。２０は定格電圧印加時の空間電荷領
域であり、その境界が点線で示されている。図７の従来
のＩＧＢＴとの違いは、ｐチャネル領域４とｎベース層
３との境界部分に、ｎベース層３より高い不純物濃度の
ｎ高濃度領域１１が形成されている点である。
ランジスタは、ベース電流の供給を増やすため、第二導
電型チャネル領域と第一導電型ベース層との境界の少な
くとも一部に高濃度領域を有するという特徴を有するも
のである。以下に、本発明の適用結果を実施例とともに
示す。 ［実施例１］図１は、本発明の第一の実施例の縦型ＩＧ
ＢＴの部分断面図である。図１に示したのは、電流のオ
ン・オフを行う活性部分である。その他に主に周辺部分
に耐圧を担うガードリング構造等の部分があるが、本発
明の本質に係わる部分でないので省略する。図におい
て、シリコン基板からなるｎベース層３の一方の側の表
面層に、選択的にｐチャネル領域４が形成されており、
そのｐチャネル領域４の一部に重複してｐチャネル領域
４より接合深さの深いｐウェル領域１０が形成されてい
る。さらに、ｐチャネル領域４の表面層に選択的にｎエ
ミッタ領域５が形成されている。そして、ｎベース層３
の表面露出部とｎエミッタ領域５とで挟まれたｐチャネ
ル領域４の表面上にゲート酸化膜６を介して、例えば多
結晶シリコンからなるゲート電極層７が設けられてい
る。ｐチャネル領域４およびｎエミッタ領域５の表面に
共通に接触してＡｌ合金のエミッタ電極８が設けられて
いる。エミッタ電極８は、図のように絶縁膜１２を介し
てゲート電極層７の上に延長してもよい。また、ｎベー
ス層３の反対側の表面層には、ｐコレクタ層１が形成さ
れ、その表面に接触してコレクタ電極９が設けられてい
る。１３はゲート電極層７に接触して設けられたゲート
電極である。ゲート電極層７は、図示しない断面で互い
に接続されている。２０は定格電圧印加時の空間電荷領
域であり、その境界が点線で示されている。図７の従来
のＩＧＢＴとの違いは、ｐチャネル領域４とｎベース層
３との境界部分に、ｎベース層３より高い不純物濃度の
ｎ高濃度領域１１が形成されている点である。
【００１４】シリコン基板は比抵抗、約１５０Ω・ｃ
ｍ、厚さ４００μｍのものを使用し、従来のＩＧＢＴの
製造方法を基本にした工程に、ｎ高濃度領域１１形成の
ための工程を加えて試作した。すなわち、ｐウェル領域
１０の形成後に、ｐチャネル領域４を形成するためのマ
スクを使用し、先ず燐のイオン注入、高温（１１００
℃）熱処理によりによりｎ高濃度領域１１を形成し、続
いてホウ素のイオン注入およびその後の高温（１１５０
℃）熱処理により、ｐチャネル領域４を形成する。燐イ
オンの加速電圧は１５０ｋｅＶ、ドーズ量は１×１０16
ｃｍ-2、ドライブ時間は約３時間 、ホウ素イオンの加
速電圧は４５ｋｅＶ、ドーズ量は２×１０17ｃｍ-2、ド
ライブ時間は約５時間とした。その後、従来のＩＧＢＴ
と同様にｎエミッタ領域５を形成し、表面上の絶縁膜１
２に電極形成のための窓開けを行い、金属膜を蒸着し各
電極を形成してＩＧＢＴとする。必要によりキャリアラ
イフタイム制御のための電子線照射等を行うが、実施例
のＩＧＢＴではおこなっていない。
ｍ、厚さ４００μｍのものを使用し、従来のＩＧＢＴの
製造方法を基本にした工程に、ｎ高濃度領域１１形成の
ための工程を加えて試作した。すなわち、ｐウェル領域
１０の形成後に、ｐチャネル領域４を形成するためのマ
スクを使用し、先ず燐のイオン注入、高温（１１００
℃）熱処理によりによりｎ高濃度領域１１を形成し、続
いてホウ素のイオン注入およびその後の高温（１１５０
℃）熱処理により、ｐチャネル領域４を形成する。燐イ
オンの加速電圧は１５０ｋｅＶ、ドーズ量は１×１０16
ｃｍ-2、ドライブ時間は約３時間 、ホウ素イオンの加
速電圧は４５ｋｅＶ、ドーズ量は２×１０17ｃｍ-2、ド
ライブ時間は約５時間とした。その後、従来のＩＧＢＴ
と同様にｎエミッタ領域５を形成し、表面上の絶縁膜１
２に電極形成のための窓開けを行い、金属膜を蒸着し各
電極を形成してＩＧＢＴとする。必要によりキャリアラ
イフタイム制御のための電子線照射等を行うが、実施例
のＩＧＢＴではおこなっていない。
【００１５】図２は、実施例１のＩＧＢＴのゲート酸化
膜６直下における水平方向の不純物の濃度分布である。
同図に従来例のそれも示した。両素子のｐチャネル領域
４形成時の不純物ドーピング量、拡散温度、拡散時間
は、同一にしている。従来例のチャネル長が約４μｍで
あるのに対し、実施例１のＩＧＢＴでは、約３μｍに短
縮していること、またｐｎ接合付近でのｎ高濃度領域１
１の最高濃度は、約１×１０15ｃｍ-3であることがわか
る。
膜６直下における水平方向の不純物の濃度分布である。
同図に従来例のそれも示した。両素子のｐチャネル領域
４形成時の不純物ドーピング量、拡散温度、拡散時間
は、同一にしている。従来例のチャネル長が約４μｍで
あるのに対し、実施例１のＩＧＢＴでは、約３μｍに短
縮していること、またｐｎ接合付近でのｎ高濃度領域１
１の最高濃度は、約１×１０15ｃｍ-3であることがわか
る。
【００１６】図３に、実施例１のＩＧＢＴの電流−電圧
特性を、比較例として従来のＩＧＢＴのそれとともに示
す。横軸は飽和電圧、縦軸は電流である。両素子の差異
は、ｎ高濃度領域１１の有無のみである。同一電流値で
比較した場合の飽和電圧は、常に実施例１のＩＧＢＴの
方が低くなっている。これは、先に述べたようにｐチャ
ネル領域４のチャネル長が短くなっているためである。
従来、チャネル長を短くしたとき、短絡電流が増大する
問題があると述べたが、本実施例のＩＧＢＴでは、短絡
電流は増大しなかった。その理由は、図２に見られるよ
うに、チャネル長で短くなっているのは、不純物濃度の
低い部分であり、チャネル抵抗にそれほど寄与しない部
分であり、チャネル抵抗としてはそれほど変わっていな
いからである。
特性を、比較例として従来のＩＧＢＴのそれとともに示
す。横軸は飽和電圧、縦軸は電流である。両素子の差異
は、ｎ高濃度領域１１の有無のみである。同一電流値で
比較した場合の飽和電圧は、常に実施例１のＩＧＢＴの
方が低くなっている。これは、先に述べたようにｐチャ
ネル領域４のチャネル長が短くなっているためである。
従来、チャネル長を短くしたとき、短絡電流が増大する
問題があると述べたが、本実施例のＩＧＢＴでは、短絡
電流は増大しなかった。その理由は、図２に見られるよ
うに、チャネル長で短くなっているのは、不純物濃度の
低い部分であり、チャネル抵抗にそれほど寄与しない部
分であり、チャネル抵抗としてはそれほど変わっていな
いからである。
【００１７】図４に実施例１のＩＧＢＴの耐圧波形を比
較例として従来のＩＧＢＴのそれとともに示す。横軸は
電圧、縦軸は漏れ電流である。両素子の差異は、ｎ高濃
度領域１１の有無のみである。耐圧波形に差異はほとん
ど見られず、漏れ電流が０．１ｍＡの時の耐圧の差は、
約２０Ｖであった。 ［実施例２］図５は、本発明の第二の実施例の縦型ＩＧ
ＢＴの活性部分の部分断面図である。図１に示した実施
例１と違っているのは、ｎ高濃度領域１１がｐチャネル
領域４およびｐウェル領域１０の下方全部に形成されて
いる点である。
較例として従来のＩＧＢＴのそれとともに示す。横軸は
電圧、縦軸は漏れ電流である。両素子の差異は、ｎ高濃
度領域１１の有無のみである。耐圧波形に差異はほとん
ど見られず、漏れ電流が０．１ｍＡの時の耐圧の差は、
約２０Ｖであった。 ［実施例２］図５は、本発明の第二の実施例の縦型ＩＧ
ＢＴの活性部分の部分断面図である。図１に示した実施
例１と違っているのは、ｎ高濃度領域１１がｐチャネル
領域４およびｐウェル領域１０の下方全部に形成されて
いる点である。
【００１８】この実施例２では、図３に示した実施例１
の曲線より更に低い飽和電圧を示した。その理由は、ｐ
チャネル領域４およびｐウェル領域１０の下方の深い領
域までｎ高濃度領域１１が形成されているため、ｎ高濃
度領域１１を伝うように電子が供給され、従来のＩＧＢ
Ｔでは電子電流が供給されない部分であったｐチャネル
領域４直下にも電子が供給され、ｎベース層３内の蓄積
キャリア量が増すためと考えられる。
の曲線より更に低い飽和電圧を示した。その理由は、ｐ
チャネル領域４およびｐウェル領域１０の下方の深い領
域までｎ高濃度領域１１が形成されているため、ｎ高濃
度領域１１を伝うように電子が供給され、従来のＩＧＢ
Ｔでは電子電流が供給されない部分であったｐチャネル
領域４直下にも電子が供給され、ｎベース層３内の蓄積
キャリア量が増すためと考えられる。
【００１９】また、このとき、ｎ高濃度領域１１が、ｐ
チャネル領域４を覆うように形成されているため、空乏
層の広がりは均一であり、耐圧特性には影響しない。実
施例２のＩＧＢＴの製造には、ｐウェル領域１０の形成
に先立って、ｐウェル領域１０の下部のｎ高濃度領域１
１ａ形成のための燐イオンの注入と熱処理を行う。
チャネル領域４を覆うように形成されているため、空乏
層の広がりは均一であり、耐圧特性には影響しない。実
施例２のＩＧＢＴの製造には、ｐウェル領域１０の形成
に先立って、ｐウェル領域１０の下部のｎ高濃度領域１
１ａ形成のための燐イオンの注入と熱処理を行う。
【００２０】［実施例３］図６は、本発明の第三の実施
例の縦型ＩＧＢＴの活性部分の部分断面図である。図１
に示した実施例１と違っているのは、ｎベース層３とｐ
コレクタ層１との間に、ｎベース層３より不純物濃度の
高いｎ+ バッファ層２が形成されている点である。コレ
クタ−エミッタ間に定格電圧を印加したとき、空乏層が
ｎベース層３の全体にひろがり、更にｎ+ バッファ層２
にかかるいわゆるパンチスルー（ＰＴ）型のＩＧＢＴ
は、ｎベース層３の厚さを薄くできるため高耐圧のＩＧ
ＢＴに適した構造である。このＰＴ型ＩＧＢＴにおいて
も、本発明は適用でき、飽和電圧の低いＩＧＢＴが実現
できる。
例の縦型ＩＧＢＴの活性部分の部分断面図である。図１
に示した実施例１と違っているのは、ｎベース層３とｐ
コレクタ層１との間に、ｎベース層３より不純物濃度の
高いｎ+ バッファ層２が形成されている点である。コレ
クタ−エミッタ間に定格電圧を印加したとき、空乏層が
ｎベース層３の全体にひろがり、更にｎ+ バッファ層２
にかかるいわゆるパンチスルー（ＰＴ）型のＩＧＢＴ
は、ｎベース層３の厚さを薄くできるため高耐圧のＩＧ
ＢＴに適した構造である。このＰＴ型ＩＧＢＴにおいて
も、本発明は適用でき、飽和電圧の低いＩＧＢＴが実現
できる。
【００２１】これまでの実施例は、エミッタ電極８とコ
レクタ電極９とが、シリコン基板の反対側の表面上に形
成されたいわゆる縦型のＩＧＢＴを上げたが、本発明は
縦型にかぎらず、エミッタ電極８とコレクタ電極９とが
シリコン基板の同じ側の表面上に形成されたいわゆる横
型のＩＧＢＴにも適用できる。
レクタ電極９とが、シリコン基板の反対側の表面上に形
成されたいわゆる縦型のＩＧＢＴを上げたが、本発明は
縦型にかぎらず、エミッタ電極８とコレクタ電極９とが
シリコン基板の同じ側の表面上に形成されたいわゆる横
型のＩＧＢＴにも適用できる。
【００２２】
【発明の効果】以上説明したように本発明によれば、第
二導電型チャネル領域と第一導電型ベース層との境界部
分の少なくとも一部に、第一導電型ベース層より不純物
濃度の高い第一導電型高濃度領域を形成することによっ
て、チャネル長が減じ、飽和電圧の低いＩＧＢＴが実現
でき、しかも短絡電流の増大等の問題が無い。特に、第
一導電型高濃度領域を、第二導電型チャネル領域の下方
全面に形成したものは、更に飽和電圧を低減できる。
二導電型チャネル領域と第一導電型ベース層との境界部
分の少なくとも一部に、第一導電型ベース層より不純物
濃度の高い第一導電型高濃度領域を形成することによっ
て、チャネル長が減じ、飽和電圧の低いＩＧＢＴが実現
でき、しかも短絡電流の増大等の問題が無い。特に、第
一導電型高濃度領域を、第二導電型チャネル領域の下方
全面に形成したものは、更に飽和電圧を低減できる。
【００２３】従って本発明は、電力変換用素子としての
ＩＧＢＴの損失の低減および、ＩＧＢＴを用いた電力変
換装置の効率向上のために大きな寄与をなすものであ
る。
ＩＧＢＴの損失の低減および、ＩＧＢＴを用いた電力変
換装置の効率向上のために大きな寄与をなすものであ
る。
【図１】本発明第一の実施例のＩＧＢＴの部分断面図
【図２】実施例１のＩＧＢＴおよび比較例の不純物濃度
分布図
分布図
【図３】実施例１のＩＧＢＴおよび比較例の電流−電圧
特性図
特性図
【図４】実施例１のＩＧＢＴおよび比較例の耐圧特性図
【図５】本発明第二の実施例のＩＧＢＴの部分断面図
【図６】本発明第三の実施例のＩＧＢＴの部分断面図
【図７】従来のＩＧＢＴの部分断面図
１ ｐコレクタ層
２ ｎ+ バッファ層
３ ｎベース層
４ ｐチャネル領域
５ ｎソース領域
６ ゲート酸化膜
７ ゲート電極層
８ エミッタ電極
９ コレクタ電極
１０ ｐウェル領域
１１、１１ａ ｎ+ 高濃度領域
１２ 絶縁膜
１３ ゲート電極
２０ 空間電荷領域
Claims (3)
- 【請求項１】第一導電型ベース層と、その第一導電型ベ
ース層の一方の側の表面層に選択的に形成された第二導
電型チャネル領域と、その第二導電型チャネル領域の表
面層に選択的に形成された第一導電型エミッタ領域と、
第一導電型エミッタ領域と第一導電型ベース層とに挟ま
れた第二導電型チャネル領域の表面上にゲート絶縁膜を
介して形成されたゲート電極層と、そのゲート電極層に
接触して設けられたゲート電極と、ゲート絶縁膜に覆わ
れない第二導電型チャネル領域と第一導電型エミッタ領
域との表面に共通に接触するエミッタ電極と、第一導電
型ベース層の他方の側の表面に形成された第二導電型コ
レクタ層と、その第二導電型コレクタ層の表面に設けら
れたコレクタ電極とを有する絶縁ゲートバイポーラトラ
ンジスタにおいて、 第二導電型チャネル領域と第一導電型ベース層との間で
あって、少なくとも、ゲート絶縁膜に覆われた第二導電
型チャネル領域直下の一部に、第一導電型ベース層より
不純物濃度の高い第一導電型高濃度領域が形成されてい
ることを特徴とする絶縁ゲートバイポーラトランジス
タ。 - 【請求項２】第二導電型チャネル領域に一部重複して形
成された、第二導電型チャネル領域より拡散深さの深い
第二導電型ウェル領域を有し、その第二導電型ウェル領
域および第二導電型チャネル領域と第一導電型ベース層
との間の全面に第一導電型高濃度領域が形成されている
ことを特徴とする請求項１記載の絶縁ゲートバイポーラ
トランジスタ。 - 【請求項３】第一導電型高濃度領域が、第二導電型チャ
ネル領域と同一の不純物導入マスクで選択的に導入され
ていることを特徴とする請求項１または２に記載の絶縁
ゲートバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14056196A JP3395520B2 (ja) | 1996-06-04 | 1996-06-04 | 絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14056196A JP3395520B2 (ja) | 1996-06-04 | 1996-06-04 | 絶縁ゲートバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09326486A JPH09326486A (ja) | 1997-12-16 |
| JP3395520B2 true JP3395520B2 (ja) | 2003-04-14 |
Family
ID=15271552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14056196A Expired - Lifetime JP3395520B2 (ja) | 1996-06-04 | 1996-06-04 | 絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395520B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8334581B2 (en) | 2009-12-28 | 2012-12-18 | Fuji Electric Co., Ltd. | Semiconductor device exhibiting withstand voltages in the forward and reverse directions |
| EP2581939A2 (en) | 2011-10-14 | 2013-04-17 | Fuji Electric Co., Ltd. | Semiconductor device |
| US9070737B2 (en) | 2010-10-27 | 2015-06-30 | Fuji Electric Co., Ltd. | Semiconductor device with low-lifetime region |
| US9214536B2 (en) | 2010-05-26 | 2015-12-15 | Denso Corporation | Lateral insulated gate bipolar transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081436A (ja) * | 1996-10-18 | 2007-03-29 | Hitachi Ltd | 半導体装置及びそれを使った電力変換装置 |
| US7221010B2 (en) * | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
| JP4532853B2 (ja) * | 2003-06-13 | 2010-08-25 | パナソニック株式会社 | 半導体装置 |
| JP2005057235A (ja) * | 2003-07-24 | 2005-03-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路 |
| JP5011634B2 (ja) * | 2003-08-29 | 2012-08-29 | 富士電機株式会社 | 半導体装置およびその半導体装置を用いた双方向スイッチ素子 |
| KR101007478B1 (ko) * | 2006-02-07 | 2011-01-12 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2007074002A (ja) * | 2006-12-18 | 2007-03-22 | Hitachi Ltd | 半導体装置 |
| US8835987B2 (en) * | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US8563986B2 (en) * | 2009-11-03 | 2013-10-22 | Cree, Inc. | Power semiconductor devices having selectively doped JFET regions and related methods of forming such devices |
| JP2011204711A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5902949B2 (ja) * | 2012-01-05 | 2016-04-13 | 株式会社 日立パワーデバイス | 半導体装置 |
| WO2013136898A1 (ja) | 2012-03-16 | 2013-09-19 | 富士電機株式会社 | 半導体装置 |
| WO2015008458A1 (ja) | 2013-07-17 | 2015-01-22 | 富士電機株式会社 | 半導体装置 |
| CN204067367U (zh) | 2014-06-09 | 2014-12-31 | 英飞凌科技股份有限公司 | 功率半导体器件 |
| CN117219632B (zh) * | 2023-11-08 | 2024-02-27 | 深圳腾睿微电子科技有限公司 | 晶体管器件 |
-
1996
- 1996-06-04 JP JP14056196A patent/JP3395520B2/ja not_active Expired - Lifetime
Cited By (6)
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|---|---|---|---|---|
| US8334581B2 (en) | 2009-12-28 | 2012-12-18 | Fuji Electric Co., Ltd. | Semiconductor device exhibiting withstand voltages in the forward and reverse directions |
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| US9070737B2 (en) | 2010-10-27 | 2015-06-30 | Fuji Electric Co., Ltd. | Semiconductor device with low-lifetime region |
| US9460927B2 (en) | 2010-10-27 | 2016-10-04 | Fuji Electric Co., Ltd. | Semiconductor device manufacturing method |
| EP2581939A2 (en) | 2011-10-14 | 2013-04-17 | Fuji Electric Co., Ltd. | Semiconductor device |
| US8748937B2 (en) | 2011-10-14 | 2014-06-10 | Fuji Electric Co., Ltd. | Insulated gate bipolar transistor with high breakdown voltage |
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|---|---|
| JPH09326486A (ja) | 1997-12-16 |
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