JP5902949B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置、特に横型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に関する。
近年では、デバイス分離領域が小さく、寄生トランジスタフリーという特徴から、ＳＯＩ基板を用いた高耐圧パワーＩＣの開発が盛んに行われている。高耐圧パワーＩＣの開発においては、負荷を直接駆動する高耐圧出力デバイスの性能向上が、出力特性やチップサイズ低減の観点から必須となる。
しかしながら、ＳＯＩ基板を用いたパワーＩＣの出力デバイスとして主に使用される横型ＩＧＢＴでは、エミッタ・ゲート領域とコレクタ領域が同一平面上に形成されるために、実質的に通電できる面積が減少し、素子面積あたりの電流容量が小さくなる。
この問題に関しては、単位面積あたりの電流容量を増大させ、かつ安全動作領域の広い横型ＩＧＢＴが開発されている（例えば特許文献１参照）。
図８は特許文献１記載の横型ＩＧＢＴの構成を示す図である。図８において、ｎ型半導体基板１の表面層に選択的にｐベース領域２が形成され、ｐベース領域２の表面層の一部に二つのｎエミッタ領域４が形成され、二つのｎエミッタ領域４の間に、その一部がｎエミッタ領域４と重複するようにｐコンタクト領域３が形成されている。
ｐベース領域２の形成されていないｎ型基板１の表面露出部に選択的にｎバッファ領域９が形成され、ｎバッファ領域９の表面層にｐコレクタ領域１０が形成されている。
また、ｎ型基板１の表面露出部とｎエミッタ領域４に挟まれたｐベース領域２の表面層に形成されるチャネル領域１４の表面上にはゲート酸化膜５を介してＧ端子に接続されるゲート電極６が設けられている。
また、ｎエミッタ領域４とｐコンタクト領域３の表面に共通に接触するエミッタ電極７が設けられ、ｐコレクタ領域１０の表面上にはコレクタ電極１１が設けられ、それぞれＥ端子、Ｃ端子に接続される。
ｐベース領域２とその上の構造が設けられた領域をエミッタ・ゲート領域８と呼び、ｎバッファ領域９とその上の構造が設けられた領域をコレクタ領域１２と呼ぶことにすると、エミッタ・ゲート領域８は、ｎ型基板１の表面層に形成したｐベース領域２、ｐベース領域２の内部に形成した二つのｎエミッタ領域４およびｐコンタクト領域３、これらの上部に形成したゲート酸化膜５およびゲート電極６並びにエミッタ電極７を備える。
コレクタ領域１２は、ｎバッファ領域９およびｐコレクタ領域１０、並びにｐコレクタ領域１０の上形成したコレクタ電極１１を備える。
この横型ＩＧＢＴの特徴は、一般的な横型ＩＧＢＴではコレクタ領域１２とエミッタ・ゲート領域８が交互に配置されるのに対し、対向するコレクタ領域１２の間に、複数のエミッタ・ゲート領域８を有することである。このため、従来構造に対し、素子面積を拡大することなく電流容量を増大させることが可能となり、また、オン電圧を低減することができる。
しかしながら、図８に示すように、対向するコレクタ領域１２の間に複数のエミッタ・ゲート領域８を有する従来構造のＩＧＢＴでは、オン時にコレクタ領域に挟まれた複数のエミッタ・ゲート領域下にキャリアが蓄積するため、ターンオフ速度が遅くなる。
本発明はこのような問題点に鑑みてなされたもので、オン時においてエミッタ・ゲート領域下に蓄積されたキャリアを、ターンオフ時に高速に引き抜くことにより、ターンオフ特性を向上したＩＧＢＴを提供するものである。
本発明は上記課題を解決するため、次のような手段を採用した。
第１の手段は、第１導電型の半導体基板と、前記第１導電型の半導体基板の一方の面に形成した当該半導体基板よりも不純物濃度の濃い第１導電型エミッタ領域を含有して形成された第２導電型ベース領域と、前記第１導電型の半導体基板と前記第１導電型エミッタ領域との間の第２導電型ベース領域上に形成されたゲート電極と、前記第１導電型の半導体基板の前記一方の面に形成した第２導電型コレクタ領域と、を備え、最も近い位置にある２つの前記第２導電型コレクタ領域の間に３つ以上の前記第２導電型ベース領域を有する半導体装置において、前記３つ以上の第２導電型ベース領域のうち、前記第２導電型コレクタ領域に対向していない第２導電型ベース領域の拡散深さは、当該第２導電型コレクタ領域に対向する当該第２導電型ベース領域の拡散深さよりも深いことを特徴とする。また、第２の手段は、第１導電型の半導体基板と、前記第１導電型の半導体基板の一方の面に形成した当該半導体基板よりも不純物濃度の濃い第１導電型エミッタ領域を含有して形成された第２導電型ベース領域と、前記第１導電型の半導体基板と前記第１導電型エミッタ領域との間の第２導電型ベース領域上に形成されたゲート電極と、前記１導電型の半導体基板の前記一方の面に形成した第２導電型コレクタ領域と、を備え、最も近い位置にある２つの前記第２導電型コレクタ領域の間に３つ以上の前記第２導電型ベース領域を有する半導体装置において、前記３つ以上の第２導電型ベース領域のうち、前記第２導電型コレクタ領域から最も離れた位置にある第２導電型ベース領域の拡散深さは、他の第２導電型ベース領域の拡散深さよりも深いことを特徴とする。更に、第３の手段は、第１導電型の半導体基板と、前記第１導電型の半導体基板の一方の面に形成した当該半導体基板よりも不純物濃度の濃い第１導電型エミッタ領域を含有して形成された第２導電型ベース領域と、前記第１導電型の半導体基板と前記第１導電型エミッタ領域との間の第２導電型ベース領域上に形成されたゲート電極と、前記第１導電型の半導体基板の前記一方の面に形成した第２導電型コレクタ領域と、を備え、最も近い位置にある２つの前記第２導電型コレクタ領域の間に３つ以上の前記第２導電型ベース領域を有する半導体装置において、最も近い位置にある２つの前記第２導電型コレクタ領域及びこれらの間に配置された３つ以上の前記第２導電型ベース領域並びに当該第２導電型ベース領域上に形成されたゲート電極は、それぞれ矩形状であり、前記３つ以上の第２導電型ベース領域のうち、前記２つの第２導電型コレクタ領域より最も離れた位置にある第２導電型ベース領域の拡散深さは、他の第２導電型ベース領域の拡散深さよりも深いことを特徴とする。
本発明は、以上の構成を備えるため、ＩＧＢＴのオン時において蓄積されたキャリアを、ターンオフ時に高速に引き抜くことができ、ターンオフ特性を向上することができる。
以下、実施形態を添付図面を参照しながら説明する。
図１は、第１の実施形態にかかるＩＧＢＴの詳細を説明する部分断面構造図である。図１に示すように、ｎ型半導体基板１の表面層に選択的にｐベース領域２が形成され、そのｐベース領域２の表面層の一部に二つのｎエミッタ領域４が形成される。また、前記二つのｎエミッタ領域４の間に、その一部がｎエミッタ領域４と重複するようにｐコンタクト領域３が形成されている。
ｐベース領域２が形成されていないｎ型基板１の表面露出部に選択的にｎバッファ領域９が形成され、ｎバッファ領域９の表面層にｐコレクタ領域１０が形成されている。
ｐベース領域２の表面層のチャネル領域１４の表面上にゲート酸化膜５を介してゲート電極６が設けられる。ゲート電極６はＧ端子に接続される。
また、ｎエミッタ領域４とｐコンタクト領域３の表面にはこれらに共通に接触するエミッタ電極７が設けられ、ｐコレクタ領域１０の表面上にはコレクタ電極１１が設けられ、それぞれＥ端子、Ｃ端子に接続される。
この構造は、図８に示した従来構造の横型ＩＧＢに相当する構造である。
本実施形態では、コレクタ領域に対向していないエミッタ・ゲート領域下のｐベース領域２下に新たにｐ型層１８を形成する。本実施形態にかかるＩＧＢＴでは、新たにｐ型層１８を追加したことにより、オン時において素子中央部のｐベース領域２下に蓄積されたホールを、ターンオフ時においてより高速に引き抜くことが可能となる。このため、ターンオフ特性を向上することが可能となる。なお、コレクタ領域に対向するエミッタ・ゲート領域の拡散層深さは従来構造と同等にすることができる。
また、コレクタ領域に対向していないエミッタ・ゲート領域下にのみ、ｐ型層１８を設け、ｎ型半導体基板１の主たる電流経路にはｐ型層を形成しない。このため、オン状態における主たる電流経路の抵抗も従来構造と同等することができ、オン電圧への影響が低く、従来構造と同様に高い単位面積あたりの電流容量のＩＧＢＴが得られる。
なお、最も近い位置にある２つの第２導電型コレクタ領域及びこれらの間に配置された３つ以上の第２導電型ベース領域並びに第２導電型ベース領域上に形成されたゲート電極は、それぞれ紙面直行する方向の辺が長い矩形状とすることができ、３つ以上の第２導電型ベース領域のうち、２つの第２導電型コレクタ領域より最も離れた位置にある第２導電型ベース領域の拡散深さを他の第２導電型ベース領域の拡散深さよりも深く設定する。
図２は、従来構造の横型ＩＧＢＴのターンオフ過程（ターンオフ動作開始点からｔ１時間経過後）における内部電圧分布のシミュレーション結果を示す図、図３は、本実施形態にかかる横型ＩＧＢＴのターンオフ時（ターンオフ動作開始点から前記と同じｔ１時間経過後）における内部電圧分布のシミュレーション結果を示す図である。
なお、シミュレーションに際しては、本実施形態にかかるＩＧＢＴは、従来構造のＩＧＢＴに比して図１に示すｐ型層１８が形成されていることのみで相違し、その他は同一であると仮定して行っている。
図２，３において、ｎ型半導体基板１内の実線は５Ｖごとの等電位線を示す。図２、３を参照すると、本実施形態にかかるＩＧＢＴは、図３に示すように、エミッタ電極Ｅ下の領域における空乏層（等電位線が描かれている領域）のコレクタ領域方向に向けての伸び（拡がり）が、図２のそれに比して速く、従来構造（図２）のＩＧＢＴと比較しターンオフ動作が高速化されていることがわかる。
図４は、本発明の第二の実施形態をにかかるＩＧＢＴ示す部分断面構造図である。本実施形態では、図１に示した横型ＩＧＢＴの、コレクタ領域に対向していないエミッタ・ゲート領域下に形成したｐ型層（拡散層）１８を、ＳＯＩ基板１内に形成した埋め込み酸化膜１６に接するまで深く形成する。本実施形態にかかるＩＧＢＴでは、ｐ型層１８を埋め込み酸化膜１６まで深く形成することにより、コレクタ領域に対向していないエミッタ・ゲート領域下に過剰なキャリアが蓄積することを防ぐことができる。また、p型層１８が図1の構造より広範囲に形成されているため、ターンオフ時においてより広範囲の蓄積キャリアを高速に引き抜くことが可能となる。このため、より高速なターンオフ特性を得られる。
図５は本発明の第三の実施の形態にかかるＩＧＢＴを示す部分断面構造図である。この構造は、図１に示した横型ＩＧＢＴの埋め込み酸化膜１６上に選択的にｐ型層（埋め込み拡散層）１９を形成し、ｐ型の拡散層１８をｐ型の埋め込み層１９に接するように形成する。本実施形態にかかるＩＧＢＴでは、ｐ型層１８、１９を備えることにより、第一、第二の実施形態に示すＩＧＢＴより、より広範囲に蓄積された蓄積キャリアを高速に引き抜くことができ、より高速なターンオフ特性を得ることができる。また、コレクタ領域に対向していないエミッタ・ゲート領域下に、ｐ型層１８およびｐ型層１９を設けるため、ｎ型半導体基板１の主たる電流経路にｐ型層を形成することを避けることができ、オン電圧への影響を低く抑えることができる。
図６は、本発明の第四の実施形態を示す部分断面構造図である。本実施形態では、図１に示した横型ＩＧＢＴのｐ型層１８の周囲にｎ型層２０を形成する。本実施形態にかかるＩＧＢＴでは、ｐ型層１８による高速なターンオフ特性と共に、ｎ型層２０により素子中央部のｐベース領域２周辺の基板抵抗が低減され、オン電圧が低減される。
図７は、本発明の第五の実施形態にかかるＩＧＢＴを示す部分断面構造図である。本実施形態では、図１に示す横型ＩＧＢＴの絶縁ゲートとしてトレンチゲート構造を採用した。図７に示すトレンチゲート構造のＩＧＢＴにおいても、図１と同様にｐ型層１８による高速なターンオフ特性を得られる。
なお、本実施形態と同様に、図４，５，６に示す第二、三、四の実施形態にかかるＩＧＢＴに対してもトレンチゲート構造を適用することができる。
なお、ここではｎチャネル型の横型ＩＧＢＴについて説明をしたが、ｐチャネル型のＩＧＢＴに関しては、導電型を反転することにより構成することができる。
以上説明したように、本実施形態によれば、コレクタ領域に対向していないエミッタ・ゲート領域のベース拡散層深さを、コレクタ領域に対向するエミッタ・ゲート領域のベース拡散層深さより深く形成することにより、オン時にエミッタ・ゲート領域下に蓄積したキャリアを、ターンオフ時に従来構造より高速に引き抜くことが可能となる。このため、従来構造よりターンオフ特性を向上することが可能となる。また、コレクタ領域に対向するエミッタ・ゲート領域の拡散層深さは従来構造と同等とすることにより、オン電圧は従来構造と同等とすることができる。
１ ｎ型半導体基板
２ ｐベース領域
３ ｐコンタクト領域
４ ｎエミッタ領域
５ ゲート酸化膜
６ ゲート電極
７ エミッタ電極
８ エミッタ・ゲート領域
９ ｎバッファ領域
１０ ｐコレクタ領域
１１ コレクタ電極
１２ コレクタ領域
１３ ドリフト領域
１４ チャネル領域
１５ 隣接するエミッタ・ゲート領域間の領域
１６ ＳＯＩ基板の酸化膜
１７ ＳＯＩ基板の支持基板
１８ ｐ層
１９ 埋め込みｐ層
２０ ｎ層
２ ｐベース領域
３ ｐコンタクト領域
４ ｎエミッタ領域
５ ゲート酸化膜
６ ゲート電極
７ エミッタ電極
８ エミッタ・ゲート領域
９ ｎバッファ領域
１０ ｐコレクタ領域
１１ コレクタ電極
１２ コレクタ領域
１３ ドリフト領域
１４ チャネル領域
１５ 隣接するエミッタ・ゲート領域間の領域
１６ ＳＯＩ基板の酸化膜
１７ ＳＯＩ基板の支持基板
１８ ｐ層
１９ 埋め込みｐ層
２０ ｎ層
Claims (7)
- 第１導電型の半導体基板と、前記第１導電型の半導体基板の一方の面に形成した当該半導体基板よりも不純物濃度の濃い第１導電型エミッタ領域を含有して形成された第２導電型ベース領域と、前記第１導電型の半導体基板と前記第１導電型エミッタ領域との間の第２導電型ベース領域上に形成されたゲート電極と、前記第１導電型の半導体基板の前記一方の面に形成した第２導電型コレクタ領域と、を備え、最も近い位置にある２つの前記第２導電型コレクタ領域の間に３つ以上の前記第２導電型ベース領域を有する半導体装置において、
前記３つ以上の第２導電型ベース領域のうち、前記第２導電型コレクタ領域に対向していない第２導電型ベース領域の拡散深さは、当該第２導電型コレクタ領域に対向する当該第２導電型ベース領域の拡散深さよりも深いことを特徴とする半導体装置。 - 第１導電型の半導体基板と、前記第１導電型の半導体基板の一方の面に形成した当該半導体基板よりも不純物濃度の濃い第１導電型エミッタ領域を含有して形成された第２導電型ベース領域と、前記第１導電型の半導体基板と前記第１導電型エミッタ領域との間の第２導電型ベース領域上に形成されたゲート電極と、前記１導電型の半導体基板の前記一方の面に形成した第２導電型コレクタ領域と、を備え、最も近い位置にある２つの前記第２導電型コレクタ領域の間に３つ以上の前記第２導電型ベース領域を有する半導体装置において、
前記３つ以上の第２導電型ベース領域のうち、前記第２導電型コレクタ領域から最も離れた位置にある第２導電型ベース領域の拡散深さは、他の第２導電型ベース領域の拡散深さよりも深いことを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置において、
前記拡散深さの深い第２導電型ベース領域の拡散層は、前記第１導電型の半導体基板に設けた埋め込み酸化膜に接していることを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置において、
前記第１導電型の半導体基板に設けた埋め込み酸化膜の一部表面には第２導電型の埋め込み拡散層を備え、
前記拡散深さの深い第２導電型ベース領域の拡散層は、前記第２導電型の埋め込拡散層に接していることを特徴とする半導体装置。 - 請求項１〜４の何れか１項記載の半導体装置において、
前記拡散深さの深い第２導電型ベース領域の側面には第１導電型の埋め込み拡散層を形成したことを特徴とする半導体装置。 - 請求項１〜５の何れか１項記載の半導体装置において、
前記ゲート電極はトレンチゲート構造であることを特徴とする半導体装置。 - 第１導電型の半導体基板と、前記第１導電型の半導体基板の一方の面に形成した当該半導体基板よりも不純物濃度の濃い第１導電型エミッタ領域を含有して形成された第２導電型ベース領域と、前記第１導電型の半導体基板と前記第１導電型エミッタ領域との間の第２導電型ベース領域上に形成されたゲート電極と、前記第１導電型の半導体基板の前記一方の面に形成した第２導電型コレクタ領域と、を備え、最も近い位置にある２つの前記第２導電型コレクタ領域の間に３つ以上の前記第２導電型ベース領域を有する半導体装置において、
最も近い位置にある２つの前記第２導電型コレクタ領域及びこれらの間に配置された３つ以上の前記第２導電型ベース領域並びに当該第２導電型ベース領域上に形成されたゲート電極は、それぞれ矩形状であり、前記３つ以上の第２導電型ベース領域のうち、前記２つの第２導電型コレクタ領域より最も離れた位置にある第２導電型ベース領域の拡散深さは、他の第２導電型ベース領域の拡散深さよりも深いことを特徴とする半導体装置。
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| JP2012000664A JP5902949B2 (ja) | 2012-01-05 | 2012-01-05 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012000664A JP5902949B2 (ja) | 2012-01-05 | 2012-01-05 | 半導体装置 |
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Family
ID=49038091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2012000664A Active JP5902949B2 (ja) | 2012-01-05 | 2012-01-05 | 半導体装置 |
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