JP2017079292A - 半導体装置 - Google Patents

Abstract

【課題】ゲート酸化膜の劣化を抑制しつつ高速スイッチングを実現する半導体装置を提供する。【解決手段】この半導体装置は、半導体基板における一面の表層にゲート電極を備え、一面と、一面と反対側の裏面との間で電流が流れる縦型のスイッチング素子である。半導体基板は、半導体基板を正面視したときに、他の領域に較べて動耐圧が弱くされた弱耐圧領域を有し、ゲート電極と半導体基板との間に介在するゲート絶縁膜のうち少なくとも弱耐圧領域に属するゲート絶縁膜は、弱耐圧領域を除く部分に較べてアバランシェ耐性が高くされた強耐圧膜とされる。【選択図】図１

Description

縦型の絶縁ゲートバイポーラトランジスタを備えた半導体装置に関する。

縦型の絶縁ゲートバイポーラトランジスタ（以下、縦型ＩＧＢＴと云う）をスイッチング素子として採用するとき、動作時の高い電流密度と低スイッチング損失とを両立することが求められる。ところが、スイッチング損失を低減することを目的にスイッチング速度を高速化すると、スイッチング時に局所的なダイナミックアバランシェ現象を生じて過渡的な耐圧が低下する。

ダイナミックアバランシェ現象の発生に対して、特許文献１には、ＩＧＢＴ素子形成領域とガードリング形成領域との間にＩＧＢＴ素子形成領域のゲートトレンチよりも耐圧が弱くされたダミートレンチを形成した半導体装置が開示されている。特許文献１に開示された半導体装置では、ダイナミックアバランシェ現象が発生した際にダミートレンチにブレークダウン電流が集中するため、ＩＧＢＴ素子形成領域におけるゲートトレンチに電界が集中することを抑制できる。

特開２００７−２５０６７２号公報

ところで、基板は、高精度でグラインドされて略均一な厚さに調整されているとはいえ、厚さのばらつきは発生してしまう。このため、例えば、ガードリング近傍にダミートレンチが形成されていたとしても、ＩＧＢＴが形成された基板に局所的に薄くなっている箇所が存在すると、当該箇所でダイナミックアバランシェ現象が発生する場合がある。これにより、ゲート酸化膜の劣化を加速させてしまう虞がある。

ダイナミックアバランシェ現象は基板の厚さに依ってランダムに発生するため、基板全面に亘って動耐圧を確保する必要があり、スイッチング速度に十分な設計マージンを確保しなければならない。

本発明は、上記問題点を鑑みてなされたものであり、ゲート酸化膜の劣化を抑制しつつ高速スイッチングを実現する半導体装置を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、半導体基板（１０）における一面の表層にゲート電極（１１）を備え、一面（１０ａ）と、一面と反対側の裏面（１０ｂ）との間で電流が流れる縦型の半導体装置であって、半導体基板は、半導体基板を正面視したときに、他の領域に較べて動耐圧が弱くされた弱耐圧領域（Ａ）を有し、ゲート電極と半導体基板との間に介在するゲート絶縁膜（１２）のうち少なくとも弱耐圧領域に属するゲート絶縁膜は、弱耐圧領域を除く部分に較べてアバランシェ耐性が高くされた強耐圧膜とされることを特徴としている。

この半導体装置は弱耐圧領域を有している。このため、アバランシェ降伏が生じる条件下に置かれた場合には、降伏現象が弱耐圧領域において積極的に生じることになる。すなわち、設計者の意図した箇所でアバランシェ降伏を発生させることができる。

そのうえで、この半導体装置では、弱耐圧領域に属するゲート絶縁膜が、弱耐圧領域を除く部分に較べてアバランシェ耐性が強くされた強耐圧膜とされている。このため、弱耐圧領域においてアバランシェ降伏現象が生じても、弱耐圧領域を除く部分で降伏現象が生じる場合に較べて、ゲート絶縁膜の劣化を抑制することができる。

このように、アバランシェ降伏現象が生じる程度に高速にスイッチングを行っても、ゲート絶縁膜の劣化を生じにくくできる。

図２におけるＩ−Ｉ線に沿う断面図であり、第１実施形態にかかる半導体装置の概略構成を示す図である。 半導体装置を含む絶縁ゲートバイポーラトランジスタ素子の上面図である。 降伏部たる凹部の構造の一例を示す斜視図である。 降伏部たる凹部の構造の一例を示す斜視図である。 降伏部たる凹部の構造の一例を示す斜視図である。 変形例４に係る半導体装置を含む絶縁ゲートバイポーラトランジスタ素子の上面図である。 降伏部たる凹部の構造の一例を示す斜視図である。 降伏部たる凹部の構造の一例を示す斜視図である。 降伏部たる凹部の構造の一例を示す斜視図である。 第２実施形態にかかる半導体装置の概略構成を示す図である。 第３実施形態にかかる半導体装置の概略構成を示す図である。 第４実施形態にかかる半導体装置の概略構成を示す図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１および図２を参照して、本実施形態に係る半導体装置の概略構成について説明する。

本実施形態における半導体装置は例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。図１に示すように、この半導体装置１００は、半導体基板１０に、ゲート電極１１と、ゲート絶縁膜１２と、ベース領域１３と、エミッタ領域１４と、コレクタ領域１５と、フィールドストップ領域１６と、ドリフト領域１７とを備えている。

半導体基板１０は、シリコンを主成分とし不純物のドープによってＮ導電型とされている。半導体装置１００は、半導体基板１０の一面１０ａ側に設けられる図示しないエミッタ電極と、一面１０ａと反対の裏面１０ｂに設けられる図示しないコレクタ電極との間に電流が流れる縦型のＩＧＢＴである。本実施形態における半導体基板１０は、裏面１０ｂの一部に凹部１０ｃが形成されている。換言すれば、半導体基板１０の板厚が薄くなるように裏面１０ｂが凹状となっている。この凹部１０ｃが形成された部分では、その他の部分に較べて半導体基板１０の板厚が薄くなっているため、半導体基板１０の一面１０ａと裏面１０ｂとの間でアバランシェ降伏が生じうる電圧が低くなる。つまり、凹部１０ｃは特許請求の範囲に記載の降伏部に相当する。

ゲート電極１１は、半導体基板１０の一面１０ａ側の表層に形成されたトレンチ内にポリシリコンが埋め込まれて形成されたトレンチゲートである。図１に示すように、本実施形態におけるゲート電極１１は半導体基板１０の深さ方向に所定深さまで延びて形成されている。また、図２に示すように、ゲート電極１１は深さ方向に直交する一方向に延びて形成されている。ゲート電極１１には図示しないゲート配線が接続され、ゲート電圧が印加されるようになっている。ゲート電圧が所定の閾値電圧Ｖｔｈ以上である場合には、後述するベース領域１３にチャネルを生じてエミッタ領域１４とドリフト領域１７の間で電荷が移動できるようになる。これによりエミッタ領域１４とコレクタ領域１５との間でＩＧＢＴの出力電流が流れる。

ゲート絶縁膜１２は、例えば半導体基板１０が酸化されて形成される酸化膜である。ゲート絶縁膜１２はゲート電極１１が形成されるトレンチの内壁に形成され、半導体基板１０とゲート電極１１との間に介在して両者を互いに絶縁している。本実施形態における半導体基板１０は、図２に示すように、便宜的に領域Ａと、領域Ａを除く領域（以降、領域Ｂと呼称する）とを有している。領域Ａにおけるゲート絶縁膜１２の膜厚は、領域Ｂにおける膜厚と比較して厚くなっている。つまり、領域Ａにおけるゲート絶縁膜１２は、領域Ｂと比較してアバランシェ耐性が強化された強耐圧膜とされている。なお、本実施形態における領域Ａは、図２に示すように２箇所に形成されているが、１箇所でも良いし、３箇所でも良い。ただし、領域ＡはＩＧＢＴの機能を奏する領域に対してごく一部に形成されるものであり、少なくともＩＧＢＴの機能を奏する領域に対して領域Ａの占める面積は領域Ｂよりも小さくなっている。

なお、半導体基板１０の裏面１０ｂに形成された降伏部たる凹部１０ｃは、半導体基板１０を正面視したときに領域Ａの内部に収まるように形成されている。本実施形態では、図１に示すように、ゲート絶縁膜１２が相対的に厚くされた領域Ａに該当する裏面１０ｂに凹部１０ｃが形成されている。凹部１０ｃはゲート電極１１の延設方向に沿って溝状となっており、半導体基板１０を正面視すればゲート電極１１に沿った帯状を成している。

上記した領域Ａは特許請求の範囲に記載の弱耐圧領域に相当する。降伏部たる凹部１０ｃは、弱耐圧領域たる領域Ａにおける裏面１０ｂの少なくとも一部に形成されている。半導体基板１０を正面視したとき凹部１０ｃが形成された部分とその近傍の領域はアバランシェ降伏電圧が領域Ｂに較べて低下している。このため、弱耐圧領域に属するゲート絶縁膜１２の膜厚を領域Ｂよりも厚くして強耐圧膜とし、アバランシェ耐性を高くしている。

ベース領域１３は、半導体基板１０の一面１０ａの表層に形成されたＰ導電型の半導体領域である。

エミッタ領域１４は、半導体基板１０の一面１０ａの表層に形成されたＮ導電型の半導体領域である。エミッタ領域１４は一部を一面１０ａに露出させつつ、ベース領域１３に取り囲まれて形成されている。エミッタ領域１４はゲート絶縁膜１２に接触しつつゲート電極１１の延設方向に沿って形成されている。エミッタ領域１４は図示しないエミッタ電極と電気的に接触している。

コレクタ領域１５は、半導体基板１０の裏面１０ｂの表層に形成されたＰ導電型の半導体領域である。コレクタ領域１５は裏面１０ｂの全面に亘って形成されている。このため、コレクタ領域１５は裏面１０ｂに形成された凹部１０ｃにおける側面１０ｄおよび底面１０ｅにも面に沿って形成されている。コレクタ領域１５は図示しないコレクタ電極と電気的に接触している。

フィールドストップ領域１６は、半導体基板１０内部の電界を緩和するために、半導体基板１０の裏面１０ｂ側の表層であってコレクタ領域１５に隣接するように形成されたＮ導電型の半導体領域である。フィールドストップ領域１６は裏面１０ｂの全面に亘って形成されている。このため、フィールドストップ領域１６は裏面１０ｂに形成された凹部１０ｃにおける側面１０ｄおよび底面１０ｅにも面に沿って形成されている。

ドリフト領域１７は、ベース領域１３とフィールドストップ領域１６との間に存在するＮ導電型の半導体領域である。

次に、本実施形態に係る半導体装置１００を採用することによる作用効果について説明する。

本実施形態における半導体装置１００は、半導体基板１０の裏面１０ｂに降伏部たる凹部１０ｃが形成されている。凹部１０ｃが形成された部分では、その他の部分に較べて半導体基板１０の板厚が薄くなっているため、半導体基板１０の一面１０ａと裏面１０ｂとの間でアバランシェ降伏が生じうる電圧を意図的に低くすることができる。つまり、アバランシェ降伏が発生する程度の高速スイッチング下でＩＧＢＴを動作させても、アバランシェ降伏は半導体基板１０内にランダムに発生せず、凹部１０ｃおよびその近傍で発生させることができる。すなわち、設計者がアバランシェ降伏の発生箇所を制御することができる。

そして、この凹部１０ｃは、弱耐圧領域（すなわち領域Ａ）に形成されている。弱耐圧領域では、ゲート絶縁膜１２が強耐圧膜とされているので、弱耐圧領域を除く領域（すなわち領域Ｂ）に較べてアバランシェ耐性が高くされている。このため、アバランシェ降伏が発生したとしても、領域Ｂに属するゲート絶縁膜１２に較べてゲート絶縁膜１２の劣化を抑制することができる。

このように、この半導体装置１００を採用すれば、スイッチング損失を抑制するためにアバランシェ降伏現象が生じる程度の速さでスイッチングを行っても、ゲート絶縁膜１２の劣化を生じにくくできる。

なお、ＩＧＢＴ全体としての素子耐圧は領域Ｂにおける耐圧として設計すればよい。通常、ゲート電極１１に電荷が印加されてオン状態にある場合の耐圧（動耐圧Ｖｏｎ）は、オフ状態にある場合の耐圧（静耐圧Ｖｏｆｆ）よりも小さくなる。素子全体として要求される耐圧Ｖは、動耐圧Ｖｏｎよりも小さく設計されるべきである。

弱耐圧領域を除く領域である領域Ｂのドリフト領域１７において生じる電圧φが、φ＜Ｖを満たしていればよい。このとき、弱耐圧領域である領域Ａではφ＞Ｖとなる場合が有り得るが、弱耐圧領域では、ゲート絶縁膜１２が強耐圧膜とされているので、ゲート絶縁膜１２の劣化を抑制することができる。

ところで、領域Ａにおけるゲート絶縁膜１２の膜厚が領域Ｂに較べて厚くされていれば、アバランシェ耐性を絶対的に高くすることができる。しかしながら、領域Ａにおける凹部１０ｃでは半導体基板１０の板厚が薄くなっているので、アバランシェ降伏発生時の電界強度が領域Ｂに較べて大きくなる虞がある。

そこで、凹部１０ｃの深さに基づいてゲート絶縁膜１２の厚膜化の程度を決定することが好ましい。具体的には、半導体基板１０の板厚をＴとし、凹部１０ｃの深さをｄとするとき、領域Ａに属するゲート絶縁膜１２の膜厚を、領域Ｂに属するゲート絶縁膜１２のＴ／（Ｔ−ｄ）倍以上に設定することが好ましい。

凹部１０ｃが形成された部分の半導体基板１０の板厚はＴ−ｄである。よって、領域Ａにおいてゲート絶縁膜１２にかかる電界強度は、領域Ｂに対して概ねＴ／（Ｔ−ｄ）倍となる。したがって、領域Ａに属するゲート絶縁膜１２の膜厚を、領域Ｂに属するゲート絶縁膜１２のＴ／（Ｔ−ｄ）倍以上に設定することにより、アバランシェ降伏発生時におけるゲート絶縁膜１２の耐圧を担保できる。

（変形例１）
第１実施形態における領域Ａのゲート絶縁膜１２は、その膜厚が領域Ｂよりも厚くなっているため、ＩＧＢＴがオンするための閾値電圧Ｖｔｈが、領域Ｂと比較して上昇してしまう。

ところで、通常、ゲート電極１１はゲート電圧を印加するためのゲート配線が接続されているが、本変形例では、領域Ａにおけるゲート電極１１にはゲート配線を接続しない。これによれば、弱耐圧領域たる領域Ａにおけるゲート電極１１は電気的にフローティングとなる。このため、領域Ａにおけるゲート電極１１はベース領域１３にチャネルを生じさせることがなく、ＩＧＢＴのオンオフに寄与しない。したがって、ゲート絶縁膜１２の膜厚が領域Ｂよりも厚くなっていることによる閾値電圧Ｖｔｈの上昇を抑制することができる。

（変形例２）
変形例１ではゲート絶縁膜１２の厚膜化に起因する閾値電圧Ｖｔｈの上昇を抑制する態様として、ゲート電極１１をフローティングにする例を示した。この態様の他、本変形例では、ベース領域１３の不純物濃度に差をつける例を示す。

具体的には、弱耐圧領域たる領域Ａにおけるベース領域１３の不純物濃度を、領域Ｂにおけるベース領域１３の濃度よりも低く設定する。これによれば、領域Ａにおいて閾値電圧Ｖｔｈを低下させることができる。このため、ゲート絶縁膜１２の厚膜化に起因する閾値電圧Ｖｔｈの上昇を、ベース領域１３の不純物濃度の減少に起因する閾値電圧Ｖｔｈの低下で相殺することができる。

（変形例３）
第１実施形態における降伏部たる凹部１０ｃは、図１および図３に示すように、矩形の断面を持つ溝である。しかしながら、凹部１０ｃの断面形状は矩形に限定されるものではない。凹部１０ｃの断面形状は、図４に示すように略半円でも良いし、図５に示すように、くさび形でもよい。

第１実施形態に例示した矩形の凹部１０ｃでは、側面１０ｄと底面１０ｅの繋目である角部で電界が集中するが、図４に示すような略半円の凹部１０ｃではこれを抑制できる。これにより、裏面１０ｂ側における半導体基板１０の劣化を抑制することができる。

逆に、図５に示すように凹部１０ｃの断面がくさび形の態様では、底部の一点に電界が集中するので、弱耐圧領域において、アバランシェ降伏を発生させる箇所をより限定することができる。これにより、弱耐圧領域として設定する面積を抑制することができる。

（変形例４）
第１実施形態における弱耐圧領域は、図２に示すように、ゲート電極１１の延設方向に沿った帯状に形成されている。しかしながら、この例に限定されるものではない。例えば、図６に示すように、弱耐圧領域が点状になっていても良い。このような態様では、降伏部たる凹部１０ｃは、図７〜図９に示すように、半導体基板１０の裏面１０ｂをスポット状に穿った形状とする。

具体的には、図７に示すように、凹部１０ｃの形状を直方体状とすることができる。また、図８に示すように、凹部１０ｃの形状を略半球状とすることができる。また、図９に示すように、凹部１０ｃの形状を錐状とすることができる。なお錐状とは、円錐、三角錐、四角錐等を指し、底面に相当する部分の形状を問わない。

（第２実施形態）
第１実施形態および変形例１〜４では、半導体基板１０の裏面１０ｂに凹部１０ｃが形成されることで降伏部を成す例について説明した。降伏部は、アバランシェ降伏が領域Ｂよりも生じやすくするための裏面１０ｂ側の構造であるが、これは凹部１０ｃに限定されない。

例えば、本実施形態における半導体装置１１０では、図１０に示すように、コレクタ領域１５のうち領域Ａに属する少なくとも一部が、その不純物濃度が領域Ｂよりも高くされた高濃度コレクタ領域１５ａとなっている。このような態様では、高濃度コレクタ領域１５ａとドリフト領域１７との間のポテンシャル勾配が領域Ｂよりも大きくなる。このため、領域Ａでは領域Ｂよりも電界強度が大きくなるので、半導体基板１０の一面１０ａと裏面１０ｂとの間でアバランシェ降伏が生じうる電圧が低くなる。つまり、この高濃度コレクタ領域１５ａが特許請求の範囲に記載の降伏部に相当する。

なお、図１０では簡単のためにフィールドストップ領域１６を除いているが、第１実施形態と同様にフィールドストップ領域１６を有していても良いし、第１実施形態のように凹部１０ｃと組み合わせて実施しても良い。また、半導体基板１０の一面１０ａ側の構造は第１実施形態と同様である。

（第３実施形態）
第２実施形態では、コレクタ領域１５の不純物濃度を降伏部と領域Ｂとで差をつけることで、領域Ａにおけるアバランシェ降伏電圧を低下させる例について説明した。この他、フィールドストップ領域１６の不純物濃度を領域Ｂに対して低くすることでも降伏部を形成できる。

例えば、本実施形態における半導体装置１２０では、図１１に示すように、フィールドストップ領域１６のうち領域Ａに属する少なくとも一部が、その不純物濃度が領域Ｂよりも低くされた低濃度フィールドストップ領域１６ａとなっている。このような態様では、低濃度フィールドストップ領域１６ａとドリフト領域１７との間のポテンシャル勾配が領域Ｂよりも大きくなる。このため、領域Ａでは領域Ｂよりも電界強度が大きくなるので、半導体基板１０の一面１０ａと裏面１０ｂとの間でアバランシェ降伏が生じうる電圧が低くなる。つまり、この低濃度フィールドストップ領域１６ａが特許請求の範囲に記載の降伏部に相当する。

なお、低濃度フィールドストップ領域１６ａの不純物濃度は、ドリフト領域１７の不純物濃度とフィールドストップ領域１６の不純物濃度との間で任意に設定できる。低濃度フィールドストップ領域１６ａの不純物濃度がドリフト領域１７と同一の場合は、実質的に当該箇所にフィールドストップ領域としての不純物ドープが実施されていない状態を指す。

また、低濃度フィールドストップ領域１６ａが形成されたうえに、第２実施形態と同様に、高濃度コレクタ領域１５ａも形成されるような態様でも良い。さらに、第１実施形態のように凹部１０ｃと組み合わせて実施しても良い。

（第４実施形態）
上記した各実施形態では、半導体基板１０の裏面１０ｂに、アバランシェ降伏電圧が領域Ｂよりも低くなるような低耐圧構造、すなわち降伏部が形成される例を示した。これに対して、本実施形態では、半導体基板１０の一面１０ａ側に低耐圧構造が形成された例について説明する。

本実施形態における半導体装置１３０は、図１２に示すように、ドリフト領域１７のうちベース領域１３に接する領域であって領域Ａに属する少なくとも一部に、電荷蓄積領域１８を有している。電荷蓄積領域１８はドリフト領域１７よりも不純物濃度が高くされたＮ導電型の半導体領域である。

電荷蓄積領域１８では、ドリフト領域１７よりも高濃度のＮ導電型であるから、ベース領域１３からドリフト領域１７に至るポテンシャル勾配が領域Ｂに較べて大きくなっている。このため、領域Ａでは領域Ｂよりも電界強度が大きくなるので、半導体基板１０の一面１０ａと裏面１０ｂとの間でアバランシェ降伏が生じうる電圧が低くなる。

なお、本実施形態における半導体装置１３０では、裏面１０ｂは平面状をなし、コレクタ領域１５およびフィールドストップ領域１６の不純物濃度も裏面１０ｂ全面に亘って一様であるが、第１実施形態〜第３実施形態の態様を組み合わせても良い。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態においては、半導体装置１００〜１３０として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を例に説明したが、本発明はゲート絶縁膜１２を有する種々の縦型スイッチング素子に適用可能である。例えば縦型のＭＯＳＦＥＴにも適用可能である。

また、弱耐圧領域（領域Ａ）の形状として、第１実施形態のような帯状や変形例４のような点状を例示したが、Ｌ字状やその他形状としても良い。また、これらが共存していても良い。

また、上記した各実施形態における半導体領域の不純物濃度を具体的に例示していないが、スイッチング素子が要求仕様を満たしつつ動作するための適切な値に設定される。なお、半導体基板１０を正面視したときに一部のみ形成される弱耐圧領域では、要求仕様に定められる耐圧を必ずしも満足していなくても良い。

１０…半導体基板，１１…ゲート電極，１２…ゲート絶縁膜，１３…ベース領域，１４…エミッタ領域，１５…コレクタ領域，１６…フィールドストップ領域，１７…ドリフト領域，１０ｃ…凹部（降伏部），Ａ…弱耐圧領域

Claims (11)

1. 半導体基板（１０）における一面（１０ａ）の表層にゲート電極（１１）を備え、前記一面と、前記一面と反対側の裏面（１０ｂ）との間で電流が流れる縦型の半導体装置であって、
   前記半導体基板は、前記半導体基板を正面視したときに、他の領域に較べて動耐圧が弱くされた弱耐圧領域（Ａ）を有し、
   前記ゲート電極と前記半導体基板との間に介在するゲート絶縁膜（１２）のうち少なくとも前記弱耐圧領域に属する前記ゲート絶縁膜は、前記弱耐圧領域を除く部分に較べてアバランシェ耐性が高くされた強耐圧膜とされる半導体装置。
2. 前記弱耐圧領域における前記裏面のうち少なくとも一部は、前記弱耐圧領域を除く領域（Ｂ）に比べて前記一面との間のアバランシェ降伏電圧が低くなるようにされた降伏部（１０ｃ，１５ａ，１６ａ）を有する請求項１に記載の半導体装置。
3. 前記半導体基板の裏面側の表層に、絶縁ゲートバイポーラトランジスタを構成する不純物領域であるコレクタ領域（１５）を備え、
   前記降伏部は、前記弱耐圧領域を除く部分に比べて前記コレクタ領域の不純物濃度が高い請求項２に記載の半導体装置。
4. 前記半導体基板の裏面側の表層に、絶縁ゲートバイポーラトランジスタを構成する不純物領域であるコレクタ領域（１５）と、前記コレクタ領域よりも前記一面側に不純物領域であるフィールドストップ領域（１６）と、を備え、
   前記降伏部は、前記弱耐圧領域を除く部分に比べて前記フィールドストップ領域の不純物濃度が低い請求項２または請求項３に記載の半導体装置。
5. 前記降伏部は、前記弱耐圧領域を除く部分に比べて前記半導体基板の板厚が薄くなるように前記裏面が凹状となっている請求項２〜４のいずれか１項に記載の半導体装置。
6. 前記弱耐圧領域は、前記半導体基板を正面視したときに、前記ゲート電極の延設方向に沿って帯状に形成される請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記弱耐圧領域は、前記半導体基板を正面視したときに、点状に形成される請求項１〜５のいずれか１項に記載の半導体装置。
8. 前記強耐圧膜は、前記弱耐圧領域を除く部分に比べて、前記ゲート絶縁膜の膜厚が厚い請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記弱耐圧領域における前記裏面のうち少なくとも一部は、前記弱耐圧領域を除く領域に比べて前記一面との間のアバランシェ降伏電圧が低くなるようにされた降伏部（１０ｃ）を有し、
   前記降伏部は、前記弱耐圧領域を除く部分に比べて前記半導体基板の板厚が長さｄだけ薄くなるように前記裏面が凹状となっており、
   前記強耐圧膜の膜厚は、前記半導体基板の板厚をＴとしたとき、前記弱耐圧領域を除く部分における前記ゲート絶縁膜の膜厚に対して、Ｔ／（Ｔ−ｄ）倍以上とされる請求項８に記載の半導体装置。
10. 前記強耐圧膜に対応する前記ゲート電極は電気的にフローティングとされる請求項８または請求項９のいずれか１項に記載の半導体装置。
11. 前記ゲート絶縁膜に隣接し、前記ゲート電極に電圧が印加されることによりチャネルを生じる不純物領域であるベース領域（１３）を備え、
    前記強耐圧膜とされる前記ゲート絶縁膜に対応する前記ベース領域は、前記弱耐圧領域を除く部分に比べて不純物濃度が低い請求項８または請求項９のいずれか１項に記載の半導体装置。

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