WO2007091360A1 - 半導体装置およびその製造方法 - Google Patents

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Naruhisa Miura
Keiko Fujihira
Kenichi Otsuka
Masayuki Imaizumi
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Mitsubishi Electric Corporation
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique for reducing the on-resistance and improving the performance of a silicon carbide field effect transistor.
  • FIG. 1 Vertical high-voltage silicon carbide field-effect transistors are expected as next-generation high-voltage low-loss switching elements.
  • this element was fabricated by photolithography and ion implantation techniques in the vicinity of the substrate surface of the drift layer (second epilayer) existing on the silicon carbide substrate. It has a JFET region (current control region) that is sandwiched between a well region, a source region, and a pair of well regions and exists under the gate electrode! / Speak.
  • this element was fabricated by photolithography and ion implantation techniques in the vicinity of the substrate surface of the drift layer (second epilayer) existing on the silicon carbide substrate. It has a JFET region (current control region) that is sandwiched between a well region, a source region, and a pair of well regions and exists under the gate electrode! / Speak.
  • JFET region current control region
  • One means for improving the performance of silicon carbide semiconductor devices is miniaturization (for example, cell pitch reduction).
  • miniaturization for example, cell pitch reduction.
  • i FET length gate electrode
  • the resistance is inherently high, the resistance in the JFET region increases rapidly, and the on-resistance of the device increases, so the drain current during on-operation decreases and performance cannot be improved! / ,. Therefore, in order to improve the performance of this element, it is necessary to reduce the on-resistance.
  • Patent Documents 1 and 2 disclose a technique in which the drift layer has a two-layer structure with different impurity concentrations, and Patent Document 2 discloses a current induction layer in the JFET region. A method of providing is disclosed.
  • Patent Document 1 JP 2000-286415 A
  • Patent Document 2 Japanese Patent Laid-Open No. 2005-5578
  • the present invention has been made to solve the above problems, and provides a semiconductor device capable of reducing on-resistance while appropriately determining the impurity concentration distribution in the electric field relaxation region, and a method for manufacturing the same. With the goal.
  • a first aspect of the semiconductor device includes a substrate, a first drift layer, a second drift layer, a first full region, a second full region, and a current control region. And an electric field relaxation region.
  • the substrate also has a silicon carbide power containing the first conductivity type impurities.
  • the first drift layer is made of silicon carbide containing a first conductivity type impurity having a first concentration, and is disposed on the entire surface of the substrate.
  • the second drift layer is made of silicon carbide containing a first conductivity type impurity having a second concentration higher than the first concentration, and is disposed on the entire surface except near the outer periphery of the surface of the first drift layer.
  • the first well region includes a second conductivity type impurity, and is arranged continuously to an end adjacent to the vicinity of the outer periphery of the second drift layer and a lower first drift layer near the outer periphery.
  • the second well region is disposed in the second drift layer excluding the end portion adjacent to the periphery including the second conductivity type impurity.
  • the current control region is disposed in the second drift layer between the first and second well regions.
  • the electric field relaxation region is arranged in the first drift layer so as to be adjacent to the first well region.
  • the resistance in the electric field relaxation region can be reduced.
  • the impurity concentration distribution in the electric field relaxation region can be appropriately determined without being affected by the second drift layer.
  • a first aspect of a method for manufacturing a semiconductor device includes a step of preparing a substrate, a step of forming a first drift layer, a step of forming a second drift layer, and a second drift layer Removing the vicinity of the outer periphery, a current control region disposing step, and an electric field relaxation region forming step.
  • the substrate is made of silicon carbide containing a first conductivity type impurity.
  • the first drift layer is made of silicon carbide containing the first conductivity type impurity of the first concentration, and is formed on the entire surface of the substrate by epitaxial growth.
  • the second drift layer is formed of silicon carbide containing a first conductivity type impurity having a second concentration higher than the first concentration, and is formed on the entire surface of the first drift layer by epitaxial growth.
  • the second conductivity type impurity is selectively implanted to end the adjacent portion near the outer periphery of the second drift layer and the lower first drain near the outer periphery.
  • the first well region is formed in the foot layer, and the second well region is formed in the second drift layer excluding the edge adjacent to the outer periphery, so that the second drain region between the first and second well regions is formed.
  • the current layer is the current control region.
  • the electric field relaxation region is formed in the first drift layer so as to be adjacent to the first well region.
  • the resistance in the electric field relaxation region can be reduced.
  • the impurity concentration distribution in the electric field relaxation region can be appropriately determined without being affected by the second drift layer.
  • FIG. 1 is a cross-sectional view showing a structure of a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7 is a graph showing an impurity concentration distribution in the depth direction in the semiconductor device according to the second embodiment.
  • FIG. 8 is a graph showing an impurity concentration distribution in the depth direction in the semiconductor device according to the second embodiment.
  • FIG. 9 is a graph showing the distribution of impurity concentration in the depth direction in the semiconductor device according to the second embodiment.
  • FIG. 10 is a cross-sectional view showing a structure of a storage-type field effect transistor according to a second embodiment.
  • FIG. 11 is a cross-sectional view showing the structure of an inversion type field effect transistor according to the second embodiment.
  • FIG. 12 is a cross-sectional view showing the structure of an embedded field effect transistor according to a second embodiment.
  • FIG. 1 is a cross-sectional view showing the structure of the semiconductor device (field effect transistor as a switching element) according to the first embodiment.
  • the semiconductor device field effect transistor as a switching element
  • FIG. 1 only the vicinity of the outer periphery of the substrate is shown, and the vicinity of the inner periphery of the substrate is not shown. That is, in FIG. 1, the left side corresponds to the outer peripheral side of the substrate, and the right side corresponds to the inner peripheral side of the substrate.
  • a first drift layer 2 having a silicon carbide force containing a first conductivity type impurity is formed on the entire surface of a substrate 1 having a silicon carbide force containing a first conductivity type impurity.
  • a second drift layer 3 made of silicon carbide containing a first conductivity type impurity is formed on the entire surface of the first drift layer 2 except for the vicinity of the outer periphery.
  • the concentration of the first conductivity type impurity contained in the second drift layer 3 (second concentration) is higher than the concentration of the first conductivity type impurity contained in the first drift layer 2 (first concentration).
  • the well region 4a is formed so as to be connected to an end portion adjacent to the vicinity of the outer periphery of the second drift layer 3 and a first drift layer 2 below the outer periphery (first wheel region).
  • a JFET (Junction Field Effect Transistor) region 15 is formed so as to be adjacent to the well region 4a
  • a well region 4b is formed so as to be adjacent to the JFET region 15 ( Second well area). That is, the JFET region 15 is formed between the well regions 4a and 4b.
  • the well regions 4a and 4b are formed by selectively injecting a second conductivity type impurity having a predetermined concentration (third concentration) into the first drift layer 2 and the second drift layer 3.
  • the JFET region 15 functions as a current control region for controlling the drain current flowing through the switching element during the on operation by the gate electrode 11 disposed above, and is depleted during the off operation and is applied to the gate insulating film 13. It has a function of relaxing the electric field.
  • an etching region 9 is formed at the boundary of the JFET region 15 and the well regions 4a and 4b.
  • the extension region 9 is formed shallower than the JFET region 15 and the well regions 4a and 4b.
  • the concentration of the first conductivity type impurity contained in the extension region 9 (fourth concentration) is higher than the concentration of the first conductivity type impurity contained in the second drift layer 3 (second concentration). High.
  • a JTE (Junction Termination Extension) region (guarding region) 8 is formed outside the well region 4 a so as to be adjacent to the well region 4 a. This JTE region 8 functions as an electric field relaxation region for relaxing the electric field in the vicinity of the outer periphery.
  • a first conductivity type field stopper region 7 is formed so as to be away from the JTE region 8 and in contact with the outer periphery.
  • a drain electrode 14 is formed on the entire back surface of the substrate 1.
  • FIG. 1 the illustration of the vicinity of the inner periphery of the substrate 1 is omitted, but actually, as shown in FIG. Multiple pairs of FET region 15 and well region 4b are formed. That is, the wel region 4a is formed closest to the outer periphery and only at the position, and the wel region 4b is formed on the inner periphery.
  • the conductivity type of the substrate 1 is preferably n-type
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the present invention is not limited to this, and the first conductivity type may be p-type and the second conductivity type may be n-type. That is, when the first conductivity type is n-type and the second conductivity type force-type, an n-channel field effect transistor is formed, the first conductivity type is P-type, and the second conductivity type is n-type. In this case, a p-channel field effect transistor is formed.
  • a first carbide made of silicon carbide containing a first conductivity type impurity is formed by an epitaxial crystal growth method or the like.
  • Drift layer 2 is formed.
  • the impurity concentration (first concentration) is ⁇ ⁇ ⁇ ⁇ : ⁇ ! ! ⁇
  • the thickness is 10 to 20 m
  • the impurity concentration is 1 ⁇ 10 15 to 5 ⁇ 10 16 cm ⁇ 3 .
  • any plane orientation or polytype may be used! /.
  • the plate 1 is preferably doped with 1 ⁇ 10 18 cm 3 or more of the first conductivity type impurity. Further, by preparing a substrate 1 in which the first drift layer 2 is formed in advance, the step of forming the first drift layer 2 may be omitted.
  • the second drift layer 3 having a silicon carbide force including the first conductivity type impurity is formed by an epitaxial crystal growth method or the like.
  • the formation of the second drift layer 3 is preferably performed subsequent to the formation of the first drift layer 2 on the substrate 1.
  • the impurity concentration (second concentration) may be higher than that of the first drift layer 2.
  • the first conductivity type impurity may be uniformly distributed, or the first conductivity type impurity is more concentrated in the vicinity of the interface with the first drift layer 2. Or may be composed of two or more layers having different impurity concentrations of the first conductivity type.
  • a resist mask (not shown) is selectively formed on the second drift layer 3 using the existing photoengraving technique except for the region near the outer periphery.
  • the region near the outer periphery of the second drift layer 3 is removed. Near the outer periphery, a second conductivity type JTE region 8 is formed in a later step. By removing the second drift layer 3, the second drift layer 3 having a relatively high impurity concentration is formed. Thus, it is possible to determine the impurity concentration distribution in the TE region 8 that is not affected by the above.
  • the shape of the stepped portion 16 is preferably a tapered shape. That is, in the vicinity of the stepped portion 16, the second conductivity type impurity (ion) is implanted in a later process.
  • the well region 4a is formed so as to be connected to the end of the second drift layer 3 and the first drift layer 2 below the end of the second drift layer 3.
  • the distribution of the second conductivity type impurities in the stepped portion 16 in the depth direction can be made gentle. As a result, it is possible to prevent a decrease in breakdown voltage due to electric field concentration.
  • the stepped portion 16 into a tapered shape, the possibility of forming a sidewall around the stepped portion 16 is reduced when the epitaxial channel region 10 and the gate electrode 11 are formed in a later process. can do. Thereby, it is possible to reduce malfunction of the element.
  • a resist mask 20 is selectively formed on the first drift layer 2 and the second drift layer 3 using an existing photolithography technique. It is assumed that the resist mask 20 is not formed on the regions to be the well regions 4a and 4b. Then, the second conductivity type impurities (ions) are implanted from above the resist mask 20 to selectively form the well regions 4 a and 4 b in the first drift layer 2 and the second drift layer 3. As a result, the JFET region 15 is disposed in the second drift layer 3 between the well regions 4.
  • This ion implantation is performed such that the well region 4a penetrates the second drift layer 3 and does not penetrate the first drift layer 2 (for example, 0.4 to 1.5 m). Is called. Further, the second conductivity type impurity concentration (third concentration) injected into the well regions 4a and 4b is higher than the first conductivity type impurity concentration in the second drift layer 3 (for example, 1 X 10 "to 1 X 10 19 cm “ 3 ) Determined. Further, it is preferable that the well region 4a is arranged to extend outward from the step portion 16.
  • the first conductivity type impurities for example, nitrogen ions and phosphorus from a direction inclined by a predetermined angle with respect to the substrate 1 vertical direction.
  • the first conductivity type impurities for example, nitrogen ions and phosphorus from a direction inclined by a predetermined angle with respect to the substrate 1 vertical direction.
  • the extension region 9 By implanting ions), extension regions 9 are selectively formed in the first drift layer 2 and the second drift layer 3.
  • the extension region 9 having excellent symmetry with respect to the well region 4 can be formed. Therefore, it is possible to suppress variations in resistance of the elements and to prevent an increase in manufacturing cost by eliminating the need for a new photolithography process.
  • the extension region 9 may be formed using existing photoengraving technology without using the self-line method.
  • This extension region 9 is arranged in the vertical direction !, JFET region 15 and well region 4 a depth that does not penetrate through a and 4b (that is, shallower than JFET region 15 and well regions 4a and 4b), and adjacent extension regions 9 are in contact with each other via JFET region 15 in the lateral direction. It is formed so as not to have a width. That is, if the extension region 9 penetrates the second drift layer 3 and contacts the first drift layer 2, there is a possibility that the off-leakage current of the transistor increases and the breakdown voltage decreases, and the adjacent extension regions 9 contact each other.
  • the extension region 9 is formed to have the depth and width as described above. This makes it possible to prevent such a decrease in reliability.
  • the concentration (fourth concentration) of the first conductivity type impurity implanted into the extension region 9 is higher than the concentration of the first conductivity type impurity implanted into the second drift layer 3, and the well regions 4a, 4b.
  • the concentration is determined to be higher than the concentration (third concentration) of the second conductivity type impurity in the substrate (for example, 5 ⁇ 10 16 to 9 ⁇ 10 18 cm 3 ). By determining the impurity concentration in this way, the resistance in the JFET region 15 can be reduced.
  • the first conductivity type source region 5, the second conductivity type well contact region 6, the second conductivity type A type JTE region 8 and a first conductivity type field stopper region 7 are formed.
  • the JTE region 8 is formed so as to be adjacent to the well region 4a in the region outside the well region 4a where the second drift layer 3 is removed above the first drift layer 2.
  • the field stopper region 7 is in contact with the outer periphery away from the JTE region 8 over the region outside the well region 4a where the second drift layer 3 is removed above the first drift layer 2. It is formed as follows.
  • the source region 5 is formed to such a depth (eg, 10 nm to 0.5 ⁇ m) that does not penetrate the well region 4b! Further, the concentration of the first conductivity type impurity in the source region 5 is determined to be higher than the concentration of the second conductivity type impurity in the well regions 4a and 4b (for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm 3 ).
  • the implanted ions are electrically activated by performing a heat treatment at a high temperature of 1400 to 1800 ° C, for example, for about 30 seconds to 1 hour, using a heat treatment apparatus. I'll let you. Thereafter, using existing methods, formation of the epitaxial channel region 10, formation of the gate insulating film 13, formation of the gate electrode 11, deposition of the interlayer insulating film, formation of the source electrode 12, formation of the drain electrode 14 And the formation of a protective film and the like are sequentially performed. As a result, the semiconductor device as shown in FIG. 1 is completed.
  • the epitaxial channel region 10 has a part of the wall region 4b and the source region 5, or about 10 to 1000 nm on the extension region 9 and the JFET region 15.
  • the force formed by the thickness or the epitaxial channel region 10 may be omitted.
  • the second drift layer 3 having an impurity concentration higher than that of the first drift layer 2 is formed on the first drift layer 2, and the second drift layer 2 is formed.
  • a JFET region 8 is provided in the drift layer 3. Therefore, the resistance in the JFET region 8 can be reduced.
  • the impurity concentration distribution of the JTE region 8 can be appropriately determined without being influenced by the second drift layer 3.
  • the extension region 9 having an impurity concentration higher than that of the second drift layer 3 is formed adjacent to the JFET region 8, the resistance in the JFET region 8 can be further reduced.
  • the well region 4 is formed by injecting a second conductivity type impurity having a third concentration higher than that of the second drift layer 3. 2
  • the impurity concentration distribution of the drift layer 3 according to the depth the type of field effect transistor can be changed.
  • FIG. 7 to 9 are graphs showing the impurity concentration distribution in the depth direction of the well region 4b in the semiconductor device of FIG.
  • the source region 5 and the well contact region 6 are arranged, and a channel region is formed near the surface of the region (that is, a region interposed between the source region 5 and the extension region 9).
  • the type of field effect transistor varies depending on the characteristics.
  • Figure 7 corresponds to a storage-type field-effect transistor
  • Figure 8 corresponds to an inversion-type field-effect transistor.
  • 9 corresponds to a buried field effect transistor.
  • FIGS. 10 to 12 are cross-sectional views enlarging FIG. 1 corresponding to FIGS. 7 to 9, respectively.
  • the storage-type field-effect transistor 31, the inversion-type field-effect transistor 32, and The structure of the buried field-effect transistor 33 is shown.
  • FIGS. 10 to 12 each show a storage channel region 41, an inversion channel region 42, and an inversion channel region 42 formed in the well region 4b between the source region 5 and the extension region 9 in the semiconductor device of FIG. And the buried channel region 43 is shown! /.
  • the horizontal axis represents the depth of the well region 4b (based on the surface of the well region 4b), and the vertical axis represents the impurity concentration.
  • the concentration of the first conductivity type impurity in the first drift layer 2 and the second drift layer 3 is indicated by a solid line
  • the concentration of the second conductivity type impurity implanted when forming the well region 4 is indicated by a thick line. . That is, the conductivity type of the well region 4b is determined by these differences.
  • the solid line shows the case where the impurity concentration of the first drift layer 2 and the impurity concentration of the second drift layer 3 are uniform regardless of the depth and change discontinuously at the interface.
  • the impurity concentration of the second drift layer 3 may change according to the depth as indicated by a one-dot chain line or a two-dot chain line. That is, the impurity concentration of the second drift layer 3 decreases as the depth increases, as indicated by a one-dot chain line, and may be continuously equal to the impurity concentration of the first drift layer 2 at the interface, or may be indicated by a two-dot chain line. As shown, it becomes higher as it gets deeper, and may change discontinuously at the interface.
  • the concentration of the impurity implanted into the well region 4 is the first drift layer at a depth corresponding to the interface between the first drift layer 2 and the second drift layer 3. 2 and higher than the impurity concentration of the second drift layer 3.
  • the channel region 41 shows the first conductivity type. Will be.
  • the concentration of the impurity injected into the allulium region 4b is higher than the impurity concentration of the second drift layer 3 on the surface of the allulium region 4b, the channel regions 42 and 43 are in the second conductive state. Will indicate the type.
  • the impurity concentration of such a well region 4b is, for example, 1 X 10 15 to 1 X 10 17 cm— 3 .
  • the concentration of impurities in the second drift layer 3 is lower than the concentration of impurities implanted into the well region 4 at all depths, so that the second conductivity type is obtained at all depths.
  • the field effect transistor 31 of FIG. 10 has a storage channel region 41 in the vicinity of the surface of the well region 4b in the second drift layer 3. Since the concentration of impurities implanted into the well region 4b is lower than the concentration of impurities in the second drift layer 3 on the surface of the well region 4b, the channel region 41 is of the first conductivity type.
  • the field effect transistor 32 in FIG. 11 has an inversion channel region 42 in the vicinity of the surface of the well region 4b in the second drift layer 3. Since the concentration of impurities implanted into the well region 4b is higher than the concentration of impurities in the second drift layer 3 on the surface of the well region 4b, the channel region 42 is of the second conductivity type.
  • the field effect transistor 33 in FIG. 12 has a region 44 near the surface of the well region 4b in the second drift layer 3, and a buried channel region 43 below the region 44.
  • the concentration of the impurity implanted into the well region 4b is higher than the impurity concentration of the second drift layer 3 on the surface of the well region 4b and lower than the impurity concentration of the second drift layer 3 when the surface force is slightly deeper.
  • the channel type 43 becomes the first conductivity type.
  • the channel structure (transistor is changed by changing the impurity concentration distribution of the well region 4b and the second drift layer 3 according to the depth. Change the structure) and change the threshold and on-resistance. Therefore, various field effect transistors according to the application can be easily manufactured without any additional process.
  • the field effect transistor 31 in FIG. 10 and the field effect transistor 32 in FIG. 12 are inverted in conductivity type near the surface of the well region 4b, so that the channel mobility is improved and the on-resistance is further reduced. be able to.
  • the field effect transistor 31 of FIG. 10 exhibits the first conductivity type near the surface of the well region 4b, so that the threshold voltage can be reduced.

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Abstract

　本発明は、半導体装置およびその製造方法に関し、電界緩和領域の不純物濃度分布を適切に定めつつオン抵抗を低減することを目的とする。 　そして、上記目的を達成するために、半導体装置は、基板（１）と、第１ドリフト層（２）と、第２ドリフト層（３）と、第１ウェル領域（４ａ）と、第２ウェル領域（４ｂ）と、電流制御領域（１５）と、電界緩和領域（８）とを備える。第１ウェル領域（４ａ）は、第２ドリフト層（３）の外周付近に隣接する端部および外周付近の下方の第１ドリフト層（２）に連なって配置される。電界緩和領域（８）は、第１ウェル領域（４ａ）に隣接するように第１ドリフト層（２）に配置される。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体装置およびその製造方法に関し、特に、炭化珪素電界効果型ト ランジスタにおけるオン抵抗を低減し高性能化するための技術に関する。
背景技術
[0002] 次世代の高耐圧低損失スイッチング素子として、縦型高耐圧炭化珪素電界効果型 トランジスタが期待されている。本素子は、例えば特許文献 1に示されているように、 炭化珪素基板上に存在するドリフト層 (第 2ェピ層）の基板表面近傍に、写真製版技 術とイオン注入技術により作製されたゥエル領域、ソース領域、及び一対のゥエル領 域に挟まれゲート電極下に存在する JFET領域 (電流制御領域)を具備して！/ヽる。
[0003] 炭化珪素半導体装置、特に縦型高耐圧炭化珪素電界効果型トランジスタの高性能 化の一手段として微細化 (例えばセルピッチの縮小化）が挙げられるが、ここで i FE T長（ゲート電極下の一対のゥエル領域間隔)も縮小させることが好ましい。しかし、微 細化を進めると元々抵抗の高 、JFET領域の抵抗が急増して素子のオン抵抗が増 大するので、オン動作時のドレイン電流が減少し性能向上を果たすことができな!/、。 従って、本素子を高性能化するためには、オン抵抗を低減することが必要となる。
[0004] オン抵抗を低減する手法としては、特許文献 1及び 2に、ドリフト層を不純物濃度の 異なる 2層構造にする手法が開示されており、特許文献 2に、 JFET領域に電流誘導 層を設ける手法が開示されている。
[0005] 特許文献 1：特開 2000— 286415号公報
特許文献 2：特開 2005 - 5578号公報
[0006] 高耐圧低損失スイッチング素子においては、ドリフト層のうち外周付近に位置する 領域に、電界を緩和するための電界緩和領域 CFTE領域)を設ける必要がある。しか し、オン抵抗を低減するためにドリフト層の不純物濃度を高めた場合には、ドリフト層 の不純物により電界緩和領域の不純物濃度が影響される。従って、電界緩和領域の 不純物濃度分布を適切に定めることが困難であるという問題点があった。 発明の開示
[0007] 本発明は、上記の問題点を解決するためになされたものであり、電界緩和領域の 不純物濃度分布を適切に定めつつオン抵抗を低減できる半導体装置およびその製 造方法を提供することを目的とする。
[0008] 本発明に係る半導体装置の第 1の態様は、基板と、第 1ドリフト層と、第 2ドリフト層と 、第 1ゥ ル領域と、第 2ゥ mル領域と、電流制御領域と、電界緩和領域とを備える。 基板は、第 1導電型不純物を含む炭化珪素力もなる。第 1ドリフト層は、第 1濃度の第 1導電型不純物を含む炭化珪素からなり基板表面の全面に配置される。第 2ドリフト 層は、第 1濃度より高い第 2濃度の第 1導電型不純物を含む炭化珪素からなり第 1ドリ フト層表面の外周付近を除いて全面に配置される。第 1ゥエル領域は、第 2導電型不 純物を含み第 2ドリフト層の外周付近に隣接する端部および外周付近の下方の第 1ド リフト層に連なって配置される。第 2ゥエル領域は、第 2導電型不純物を含み外周付 近に隣接する端部を除く第 2ドリフト層に配置される。電流制御領域は、第 1および第 2ゥエル領域間の第 2ドリフト層に配置される。電界緩和領域は、第 1ゥエル領域に隣 接するように第 1ドリフト層に配置される。
[0009] 本発明に係る半導体装置の第 1の態様によれば、電界緩和領域における抵抗を低 減することができる。
[0010] また、第 2ドリフト層から影響されることなく適切に電界緩和領域の不純物濃度分布 を定めることができる。
[0011] 本発明に係る半導体装置の製造方法の第 1の態様は、基板を準備する工程と、第 1ドリフト層を形成する工程と、第 2ドリフト層を形成する工程と、第 2ドリフト層の外周 付近を除去する工程と、電流制御領域配設工程と、電界緩和領域を形成する工程と を備える。基板は、第 1導電型不純物を含む炭化珪素からなる。第 1ドリフト層は、第 1濃度の第 1導電型不純物を含む炭化珪素力 なり、ェピタキシャル成長により基板 表面の全面に形成される。第 2ドリフト層は、第 1濃度より高い第 2濃度の第 1導電型 不純物を含む炭化珪素力 なり、ェピタキシャル成長により第 1ドリフト層表面の全面 に形成される。電流制御領域配設工程は、第 2導電型不純物を選択的に注入するこ とにより、第 2ドリフト層の外周付近に隣接する端部および外周付近の下方の第 1ドリ フト層に第 1ゥエル領域を形成するとともに、外周付近に隣接する端部を除く第 2ドリ フト層に第 2ゥエル領域を形成し、それによつて第 1および第 2ゥエル領域間の第 2ドリ フト層を電流制御領域とする。電界緩和領域は、第 1ゥエル領域に隣接するように第 1ドリフト層に形成される。
[0012] 本発明に係る半導体装置の製造方法の第 1の態様によれば、電界緩和領域にお ける抵抗を低減することができる。
[0013] また、第 2ドリフト層から影響されることなく適切に電界緩和領域の不純物濃度分布 を定めることができる。
図面の簡単な説明
[0014] [図 1]実施の形態 1に係る半導体装置の構造を示す断面図である。
[図 2]実施の形態 1に係る半導体装置の製造方法を示す断面図である。
[図 3]実施の形態 1に係る半導体装置の製造方法を示す断面図である。
[図 4]実施の形態 1に係る半導体装置の製造方法を示す断面図である。
[図 5]実施の形態 1に係る半導体装置の製造方法を示す断面図である。
[図 6]実施の形態 1に係る半導体装置の製造方法を示す断面図である。
[図 7]実施の形態 2に係る半導体装置における深さ方向の不純物濃度の分布を示す グラフである。
[図 8]実施の形態 2に係る半導体装置における深さ方向の不純物濃度の分布を示す グラフである。
[図 9]実施の形態 2に係る半導体装置における深さ方向の不純物濃度の分布を示す グラフである。
[図 10]実施の形態 2に係る蓄積型の電界効果型トランジスタの構造を示す断面図で ある。
[図 11]実施の形態 2に係る反転型の電界効果型トランジスタの構造を示す断面図で ある。
[図 12]実施の形態 2に係る埋め込み型の電界効果型トランジスタの構造を示す断面 図である。
発明を実施するための最良の形態 [0015] (実施の形態 1)
図 1は、実施の形態 1に係る半導体装置 (スイッチング素子としての電界効果型トラ ンジスタ）の構造を示す断面図である。なお、図 1においては、基板の外周付近のみ が示されており、基板の内周付近は図示を省略している。すなわち、図 1においては 、左側が基板の外周側に対応しており、右側が基板の内周側に対応している。
[0016] 図 1において、第 1導電型不純物を含む炭化珪素力 なる基板 1の表面の全面に は、第 1導電型不純物を含む炭化珪素力もなる第 1ドリフト層 2が形成されている。第 1ドリフト層 2の表面には、外周付近を除いて、第 1導電型不純物を含む炭化珪素か らなる第 2ドリフト層 3が全面に形成されている。第 2ドリフト層 3に含まれる第 1導電型 不純物の濃度 (第 2濃度）は、第 1ドリフト層 2に含まれる第 1導電型不純物の濃度 (第 1濃度）に比較して、より高いものとする。
[0017] ゥエル領域 4aは、第 2ドリフト層 3の前記外周付近に隣接する端部と前記外周付近 の下方の第 1ドリフト層 2とに連なるように形成されている (第 1ゥヱル領域)。また、第 2 ドリフト層 3内には、ゥエル領域 4aに隣接するように JFET (Junction Field Effect Trans istor)領域 15が形成され、 JFET領域 15に隣接するようにゥエル領域 4bが形成され ている（第 2ゥエル領域)。すなわち、 JFET領域 15は、ゥエル領域 4a, 4b間に形成さ れている。このゥエル領域 4a, 4bは、第 1ドリフト層 2および第 2ドリフト層 3に選択的に 所定濃度 (第 3濃度)の第 2導電型不純物を注入することにより形成されている。以下 では、ゥエル領域 4a, 4bを総称して単にゥエル領域 4とも呼ぶ。なお、 JFET領域 15 は、上方に配置されたゲート電極 11によりオン動作時にスイッチング素子を流れるド レイン電流を制御するための電流制御領域として機能し、オフ動作時には空乏化し てゲート絶縁膜 13にかかる電界を緩和する機能を有するものである。
[0018] 第 2ドリフト層 3表面においては、 JFET領域 15 ·ゥエル領域 4a, 4b境界に、エタステ ンシヨン領域 9が形成されて!、る。エクステンション領域 9は、 JFET領域 15およびゥェ ル領域 4a, 4bより浅く形成されている。また、エクステンション領域 9に含まれる第 1導 電型不純物の濃度 (第 4濃度）は、第 2ドリフト層 3に含まれる第 1導電型不純物の濃 度 (第 2濃度）に比較して、より高いものとする。
[0019] JFET領域 15上には、ェピタキシャルチャネル領域 10およびゲート絶縁膜 13を介 して、ゲート電極 11が形成されている。また、ゥエル領域 4b内には、第 1導電型のソ ース領域 5および第 2導電型のゥエルコンタクト領域 6が形成され、これらの上には、ソ ース電極 12が形成されている。また、第 1ドリフト層 2においては、ゥエル領域 4aの外 側に、ゥエル領域 4aに隣接するように JTE (Junction Termination Extension)領域（ガ ードリング領域) 8が形成されている。この JTE領域 8は、外周付近における電界を緩 和するための電界緩和領域として機能するものである。また、第 1ドリフト層 2において は、 JTE領域 8から離れ外周に接するように、第 1導電型のフィールドストッパー領域 7が形成されている。また、基板 1の裏面の全面には、ドレイン電極 14が形成されて いる。
[0020] なお、上述したように、図 1においては、基板 1の内周付近は図示を省略しているが 、実際には、基板 1の内周へ向かって、図 1に示されるようお FET領域 15とゥエル領 域 4bとの組が複数組繰り返して形成されている。すなわち、ゥエル領域 4aは外周に 最も近 、位置のみに形成され、内周側にはゥエル領域 4bが形成される。
[0021] また、本発明に係る半導体装置においては、基板 1の導電型は n型であることが好 ましいので、以下では、第 1導電型が n型であり第 2導電型が p型である場合を例にと り説明を行うが、これに限らず、第 1導電型が p型であり第 2導電型が n型であってもよ い。すなわち、第 1導電型が n型であり第 2導電型力 ¾型である場合には nチャネルの 電界効果型トランジスタが構成され、第 1導電型が P型であり第 2導電型が n型である 場合には pチャネルの電界効果型トランジスタが構成される。
[0022] 以下、図 2〜6を用いて、図 1の半導体装置の製造方法を説明する。
[0023] まず、図 2に示されるように、第 1導電型不純物を含む炭化珪素力 なる基板 1上に 、ェピタキシャル結晶成長法などにより、第 1導電型不純物を含む炭化珪素からなる 第 1ドリフト層 2を形成する。第 1ドリフト層 2においては、厚さは 5〜50 /ζ πιであればよ ぐ不純物濃度 (第 1濃度）は丄 ^^〜丄 ：^^！！^でぁればょぃ。このように定める ことで、数 100V〜3kV以上の耐圧を持つ縦型電界効果型トランジスタが実現できる 。なお、より好ましくは、厚さは 10〜20 mであればよぐ不純物濃度は 1 X 1015〜5 X 1016cm— 3であればよい。
[0024] 基板 1にお 、ては、面方位やポリタイプは 、かなるものでも構わな!/、。また、この基 板 1には、第 1導電型の不純物が 1 X 1018cm 3以上ドーピングされていることが好まし い。また、基板 1として予め第 1ドリフト層 2が形成されているものを準備することにより 、第 1ドリフト層 2を形成する工程を省略してもよい。
[0025] 次に、第 1ドリフト層 2上に、ェピタキシャル結晶成長法などにより、第 1導電型不純 物を含む炭化珪素力もなる第 2ドリフト層 3を形成する。この第 2ドリフト層 3の形成は、 基板 1上への第 1ドリフト層 2の形成に引き続いて行われることが好ましい。第 2ドリフト 層 3においては、厚さは 0. 3〜1. 0 mであればよぐ不純物濃度 (第 2濃度）は第 1 ドリフト層 2よりも高ければよい。このように定めることで、作製される電界効果型トラン ジスタにおける JFET領域 15の抵抗を低減できる。
[0026] なお、第 2ドリフト層 3においては、第 1導電型の不純物が均一に分布していてもよく 、あるいは第 1ドリフト層 2との界面近傍に第 1導電型の不純物がより高濃度に分布さ れていてもよぐあるいは第 1導電型の不純物濃度が異なる 2層以上の層からなって いてもよい。
[0027] 次に、図 3に示されるように、第 2ドリフト層 3上において、外周付近の領域を除いて 既存の写真製版技術を用いてレジストマスク（図示しない）を選択的に形成した後に
、乾式もしくは湿式エッチングなどを行う。これにより、第 2ドリフト層 3のうち外周付近 の領域が除去される。外周付近には、後の工程で、第 2導電型の JTE領域 8が形成さ れるが、第 2ドリフト層 3を除去しておくことにより、比較的に不純物濃度が高い第 2ドリ フト層 3から影響されることな TE領域 8の不純物濃度分布を定めることが可能とな る。
[0028] なお、炭化珪素からなる基板 1に写真製版技術を用いて素子を作製するためには 、基板 1の所定の位置に写真製版時の位置合わせ用のマーカーを形成する必要が あるが、このマーカーはエッチング技術を用いて形成されることが好ましい。すなわち 、マーカーの形成と同じ工程で上記の第 2ドリフト層 3のエッチングを行うことにより、 製造工程および製造コストの増加を防ぐことが可能となる。
[0029] また、除去されずに残った第 2ドリフト層 3の端部においては、段差部 16が形成され る力 この段差部 16の形状は、テーパー形状となることが好ましい。すなわち、段差 部 16周辺においては、後の工程で第 2導電型不純物 (イオン)の注入を行うことによ り第 2ドリフト層 3の端部と第 2ドリフト層 3の端部の下方の第 1ドリフト層 2とに連なるよう にゥエル領域 4aが形成されるが、段差部 16をテーパー形状とすることで、段差部 16 における第 2導電型不純物の深さ方向における分布をなだらかにすることができる。 これにより、電界集中による耐圧の低下を防ぐことが可能となる。また、段差部 16をテ 一パー形状とすることで、後の工程でェピタキシャルチャネル領域 10やゲート電極 1 1を形成するときに、段差部 16周辺にサイドウォールが形成される可能性を低くする ことができる。これにより、素子の誤動作を低減することが可能となる。
[0030] 次に、図 4に示されるように、第 1ドリフト層 2および第 2ドリフト層 3上に、既存の写真 製版技術を用いてレジストマスク 20を選択的に形成する。このレジストマスク 20は、ゥ エル領域 4a, 4bとなるべき領域上には形成されないものとする。そして、レジストマス ク 20上方から第 2導電型不純物 (イオン）を注入することにより、第 1ドリフト層 2および 第 2ドリフト層 3内において、選択的にゥエル領域 4a, 4bを形成する。これにより、ゥェ ル領域 4間の第 2ドリフト層 3に JFET領域 15が配設される。
[0031] このイオン注入は、ゥエル領域 4aが第 2ドリフト層 3を貫通し且つ第 1ドリフト層 2を貫 通しないような深さ（例えば 0. 4〜1. 5 m)になるように行われる。また、ゥエル領域 4a, 4bに注入される第 2導電型の不純物濃度 (第 3濃度）は、第 2ドリフト層 3における 第 1導電型の不純物濃度より高く（例えば 1 X 10"〜1 X 1019cm"3)定められる。また 、ゥエル領域 4aは、段差部 16より外側へ延びて配置されることが好ましい。
[0032] 次に、図 5に示されるように、レジストマスク 20を除去しない状態で、基板 1鉛直方 向に対して所定の角度傾けた方向から第 1導電型不純物 (例えば、窒素イオンやリン イオン)を注入することにより、第 1ドリフト層 2および第 2ドリフト層 3内において、選択 的にエクステンション領域 9を形成する。ゥヱル領域 4の形成に用いられたレジストマ スク 20をそのまま用いるセルファラインの手法を用いることで、ゥエル領域 4に関して 対称性に優れたエクステンション領域 9を形成できる。従って、素子の抵抗ばらつきを 抑えるとともに、新たな写真製版工程の追加を不要とし製造コストの増加を防ぐことが 可能となる。なお、エクステンション領域 9は、セルファラインの手法を用いることなぐ 既存の写真製版技術を用いて形成されてもょ ヽ。
[0033] このエクステンション領域 9は、縦方向にお!、て、 JFET領域 15およびゥエル領域 4 a, 4bを貫通しないような深さに（すなわち JFET領域 15およびゥエル領域 4a, 4bより 浅く）形成されるとともに、横方向において、 JFET領域 15を介して隣り合うェクステン シヨン領域 9同士が接さないような幅に形成される。すなわち、エクステンション領域 9 が第 2ドリフト層 3を貫通し第 1ドリフト層 2に接するとトランジスタのオフリーク電流の増 加や耐圧の減少をもたらす可能性があり、隣り合うエクステンション領域 9同士が接す るとゲート絶縁膜 13に高電界が力かりやすくトランジスタの耐圧低下やゲート絶縁膜 13の信頼性低下をもたらす可能性がある力 エクステンション領域 9を上記のような 深さおよび幅を有するように形成することにより、このような信頼性の低下を防止する ことが可能となる。
[0034] また、エクステンション領域 9に注入される第 1導電型不純物の濃度 (第 4濃度）は、 第 2ドリフト層 3に注入される第 1導電型不純物の濃度より高く且つゥエル領域 4a, 4b における第 2導電型不純物の濃度 (第 3濃度)より高くならな!ヽ (例えば 5 X 1016〜9 X 1018cm 3)ように定められる。このように不純物濃度を定めることにより、 JFET領域 15 における抵抗を低減することが可能となる。
[0035] 次に、図 6に示されるように、既存の写真製版技術およびイオン注入技術を用いて 、第 1導電型のソース領域 5、第 2導電型のゥエルコンタクト領域 6、第 2導電型の JTE 領域 8、および第 1導電型のフィールドストッパー領域 7を形成する。 JTE領域 8は、第 1ドリフト層 2のうち、上方において第 2ドリフト層 3が除去された、ゥエル領域 4aの外側 の領域において、ゥエル領域 4aに隣接するように形成される。また、フィールドストツ パー領域 7は、第 1ドリフト層 2のうち、上方において第 2ドリフト層 3が除去された、ゥ エル領域 4aの外側の領域にぉ ヽて、 JTE領域 8から離れ外周に接するように形成さ れる。
[0036] また、ソース領域 5は、ゥエル領域 4bを貫通しな!、ような深さ（例えば 10nm〜0. 5 μ m)に形成される。また、ソース領域 5における第 1導電型不純物の濃度は、ゥエル 領域 4a, 4bにおける第 2導電型不純物の濃度より高く（例えば 1 X 1018〜1 X 1021c m 3)定められる。
[0037] 次に、基板 1に、洗浄を施した後に、熱処理装置によって例えば 1400〜1800°C の高温で例えば 30秒〜 1時間程度熱処理を施すことで、注入イオンを電気的に活性 ィ匕させる。以降は、既存の手法を用いて、ェピタキシャルチャネル領域 10の形成、ゲ ート絶縁膜 13の形成、ゲート電極 11の形成、層間絶縁膜の堆積、ソース電極 12の 形成、ドレイン電極 14の形成、および保護膜の形成等を順次行う。これにより、図 1に 示されるような半導体装置が完成する。
[0038] なお、図 1に示されるように、ェピタキシャルチャネル領域 10は、ゥヱル領域 4bおよ びソース領域 5の一部や、エクステンション領域 9、JFET領域 15の上に 10〜1000n m程度の厚さで形成される力 あるいは、このェピタキシャルチャネル領域 10は、省 略されてもよい。
[0039] このように、本実施の形態に係る半導体装置およびその製造方法では、第 1ドリフト 層 2上に第 1ドリフト層 2より不純物濃度が高い第 2ドリフト層 3を形成し、この第 2ドリフ ト層 3に JFET領域 8を設けて 、る。従って、 JFET領域 8における抵抗を低減すること ができる。
[0040] また、第 2ドリフト層 3のうち外周付近の領域が除去されるので、第 2ドリフト層 3から 影響されることなく適切に JTE領域 8の不純物濃度分布を定めることができる。
[0041] また、 JFET領域 8に隣接するように第 2ドリフト層 3より不純物濃度が高いェクステン シヨン領域 9を形成するので、 JFET領域 8における抵抗をさらに低減することができ る。
[0042] (実施の形態 2)
実施の形態 1に係る半導体装置においては、ゥエル領域 4は、第 2ドリフト層 3より高 い第 3濃度の第 2導電型不純物を注入することにより形成されるが、ゥエル領域 4およ び第 2ドリフト層 3の不純物濃度の分布を深さに応じて変化させることにより、電界効 果型トランジスタの種類を変化させることが可能となる。
[0043] 図 7〜9は、図 1の半導体装置におけるゥエル領域 4bの深さ方向の不純物濃度の 分布を示すグラフである。ゥエル領域 4bにおいては、ソース領域 5およびゥエルコンタ タト領域 6が配置されて 、な 、領域 (すなわちソース領域 5 ·エクステンション領域 9間 に介在する領域)の表面付近にチャネル領域が形成され、このチャネル領域の特性 に応じて電界効果型トランジスタの種類が変化する。図 7は蓄積型の電界効果型トラ ンジスタに対応しており、図 8は反転型の電界効果型トランジスタに対応しており、図 9は埋め込み型の電界効果型トランジスタに対応して 、る。
[0044] また、図 10〜12は、それぞれ、図 7〜9に対応させて図 1を拡大した断面図であり、 蓄積型の電界効果型トランジスタ 31、反転型の電界効果型トランジスタ 32、および埋 め込み型の電界効果型トランジスタ 33の構造を示している。図 10〜12には、それぞ れ、図 1の半導体装置においてソース領域 5とエクステンション領域 9との間のゥエル 領域 4bに形成される、蓄積型のチャネル領域 41、反転型のチャネル領域 42、およ び埋め込み型のチャネル領域 43が示されて!/、る。
[0045] 図 7〜9においては、横軸が、ゥエル領域 4bの深さ（ゥエル領域 4b表面を基準とす る）を表し、縦軸が、不純物濃度を表している。また、第 1ドリフト層 2および第 2ドリフト 層 3における第 1導電型不純物の濃度が実線で、ゥエル領域 4を形成するときに注入 される第 2導電型不純物の濃度が太線で示されている。すなわち、ゥエル領域 4bの 導電型は、これらの差により定められる。
[0046] なお、実線においては、第 1ドリフト層 2の不純物濃度および第 2ドリフト層 3の不純 物濃度が深さに依らず均一であり界面において不連続に変化する場合が示されて いるが、これに限らず、例えば、第 2ドリフト層 3の不純物濃度は、一点鎖線または二 点鎖線で示されるように、深さに応じて変化してもよい。すなわち、第 2ドリフト層 3の 不純物濃度は、一点鎖線で示されるように、深くなるほど低くなり界面で第 1ドリフト層 2の不純物濃度に連続的に一致してもよぐあるいは、二点鎖線で示されるように、深 くなるほど高くなり界面で不連続に変化してもよい。
[0047] また、図 7〜9のいずれにおいても、第 1ドリフト層 2と第 2ドリフト層 3との界面に相当 する深さでは、ゥエル領域 4に注入される不純物の濃度は第 1ドリフト層 2および第 2ド リフト層 3の不純物の濃度より高い。
[0048] 図 7においては、ゥ ル領域 4bに注入される不純物の濃度はゥ ル領域 4b表面で は第 2ドリフト層 3の不純物の濃度より低いので、チャネル領域 41は第 1導電型を示 すことになる。
[0049] 図 8, 9においては、ゥ ル領域 4bに注入される不純物の濃度はゥ ル領域 4b表面 では第 2ドリフト層 3の不純物の濃度より高いので、チャネル領域 42, 43は第 2導電 型を示すことになる。このようなゥエル領域 4bの不純物濃度は、例えば 1 X 1015〜1 X 1017cm— 3であればよい。図 8では、第 2ドリフト層 3の不純物の濃度は全ての深さでゥ エル領域 4に注入される不純物の濃度より低いので、全ての深さで第 2導電型となる 。一方、図 9では、第 2ドリフト層 3の不純物の濃度がゥエル領域 4に注入される不純 物の濃度より高くなる深さが存在するので、部分的に第 1導電型となる。
[0050] 図 10の電界効果型トランジスタ 31は、第 2ドリフト層 3内のゥエル領域 4b表面近傍 に、蓄積型のチャネル領域 41を有している。ゥエル領域 4bに注入される不純物の濃 度はゥエル領域 4b表面では第 2ドリフト層 3の不純物の濃度より低いので、チャネル 領域 41は第 1導電型となる。
[0051] 図 11の電界効果型トランジスタ 32は、第 2ドリフト層 3内のゥエル領域 4b表面近傍 に、反転型のチャネル領域 42を有している。ゥエル領域 4bに注入される不純物の濃 度はゥエル領域 4b表面では第 2ドリフト層 3の不純物の濃度より高いので、チャネル 領域 42は第 2導電型となる。
[0052] 図 12の電界効果型トランジスタ 33は、第 2ドリフト層 3内のゥエル領域 4b表面近傍 に領域 44を、領域 44の下に埋め込み型のチャネル領域 43を、それぞれ有している 。ゥエル領域 4bに注入される不純物の濃度はゥエル領域 4b表面では第 2ドリフト層 3 の不純物の濃度より高く表面力 やや深くなると第 2ドリフト層 3の不純物の濃度より 低いので、領域 44は第 2導電型となりチャネル領域 43は第 1導電型となる。
[0053] このように、本実施の形態に係る半導体装置およびその製造方法では、ゥエル領域 4bおよび第 2ドリフト層 3の不純物濃度の分布を深さに応じて変化させることにより、 チャネル構造 (トランジスタ構造)を変化させ閾値やオン抵抗を変化させて ヽる。従つ て、用途に応じたさまざまな電界効果型トランジスタを、工程を特に追加することなく 容易に製造することが可能となる。
[0054] また、図 10の電界効果型トランジスタ 31および図 12の電界効果型トランジスタ 32 は、ゥエル領域 4b表面付近で導電型が反転するので、チャネル移動度を向上させォ ン抵抗をより低減することができる。
[0055] また、図 10の電界効果型トランジスタ 31は、ゥエル領域 4b表面付近で第 1導電型 を示すので、閾値電圧を低減することができる。
[0056] この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示で あって、この発明がそれに限定されるものではない。例示されていない無数の変形例 力 この発明の範囲力 外れることなく想定され得るものと解される。

Claims

請求の範囲
[1] 第 1導電型不純物を含む炭化珪素からなる基板（1)と、
第 1濃度の第 1導電型不純物を含む炭化珪素からなり前記基板表面の全面に配置 された第 1ドリフト層（2)と、
前記第 1濃度より高い第 2濃度の第 1導電型不純物を含む炭化珪素からなり前記 第 1ドリフト層表面の外周付近を除いて全面に配置された第 2ドリフト層（3)と、 第 2導電型不純物を含み前記第 2ドリフト層の前記外周付近に隣接する端部およ び前記外周付近の下方の前記第 1ドリフト層に連なって配置された第 1ゥエル領域 (4 a)と、
第 2導電型不純物を含み前記外周付近に隣接する端部を除く前記第 2ドリフト層に 配置された第 2ゥ ル領域 (4b)と、
前記第 1および第 2ゥエル領域間の前記第 2ドリフト層に配置された電流制御領域（ 15)と、
前記第 1ゥエル領域に隣接するように前記第 1ドリフト層に配置された電界緩和領域 (8)と
を備える半導体装置。
[2] 請求項 1に記載の半導体装置であって、
前記第 1および第 2ゥエル領域 (4a, 4b)に含まれる第 2導電型不純物は、前記第 2 濃度より高い第 3濃度を有する
半導体装置。
[3] 請求項 1又は請求項 2に記載の半導体装置であって、
前記第 2ドリフト層（3)表面において前記電流制御領域（15) '前記第 1および第 2 ゥ ル領域 (4a, 4b)境界に配置され前記第 2濃度より高い第 4濃度の第 1導電型不 純物を含むエクステンション領域（9)
をさらに備える半導体装置。
[4] 請求項 3に記載の半導体装置であって、
前記エクステンション領域（9)は、前記第 1および第 2ゥエル領域 (4a, 4b)ならびに 前記電流制御領域（ 15)より浅い 半導体装置。
[5] 請求項 1に記載の半導体装置であって、
前記第 2ゥエル領域 (4b)は、その表面に、部分的に配置された第 1導電型のソース 領域 (5)および前記ソース領域 ·前記電流制御領域（ 15)間に介在する第 1導電型 のチャネル領域 (41)を有する
半導体装置。
[6] 請求項 2に記載の半導体装置であって、
前記第 2ゥエル領域 (4b)は、その表面に、部分的に配置された第 1導電型のソース 領域 (5)および前記ソース領域 ·前記電流制御領域（ 15)間に介在する第 1導電型 のチャネル領域 (41)を有する
半導体装置。
[7] 請求項 3に記載の半導体装置であって、
前記第 2ゥエル領域 (4b)は、その表面に、部分的に配置された第 1導電型のソース 領域 (5)および前記ソース領域 ·前記電流制御領域（ 15)間に介在する第 1導電型 のチャネル領域 (41)を有する
半導体装置。
[8] 請求項 4に記載の半導体装置であって、
前記第 2ゥエル領域 (4b)は、その表面に、部分的に配置された第 1導電型のソース 領域 (5)および前記ソース領域 ·前記電流制御領域（ 15)間に介在する第 1導電型 のチャネル領域 (41)を有する
半導体装置。
[9] 第 1導電型不純物を含む炭化珪素からなる基板（1)を準備する工程と、
第 1濃度の第 1導電型不純物を含む炭化珪素力もなる第 1ドリフト層（2)をェピタキ シャル成長により前記基板表面の全面に形成する工程と、
前記第 1濃度より高い第 2濃度の第 1導電型不純物を含む炭化珪素からなる第 2ド リフト層（3)をェピタキシャル成長により前記第 1ドリフト層表面の全面に形成するェ 程と、
前記第 2ドリフト層の外周付近を除去する工程と、 第 2導電型不純物を選択的に注入することにより、前記第 2ドリフト層の前記外周付 近に隣接する端部および前記外周付近の下方の前記第 1ドリフト層に第 1ゥエル領域 (4a)を形成するとともに、前記外周付近に隣接する端部を除く前記第 2ドリフト層に 第 2ゥエル領域 (4b)を形成し、それによつて前記第 1および第 2ゥエル領域間の前記 第 2ドリフト層を電流制御領域（15)とする電流制御領域配設工程と、
前記第 1ゥエル領域に隣接するように前記第 1ドリフト層に電界緩和領域 (8)を形成 する工程と
を備える半導体装置の製造方法。
[10] 請求項 9に記載の半導体装置の製造方法であって、
前記電流制御領域配設工程にお!ヽて注入される第 2導電型不純物は、前記第 2濃 度より高い第 3濃度を有する
半導体装置の製造方法。
[11] 請求項 9又は請求項 10に記載の半導体装置の製造方法であって、
前記第 2ドリフト層（3)表面において前記電流制御領域（15) '前記第 1および第 2 ゥエル領域 (4a, 4b)境界に前記第 2濃度より高い第 4濃度の第 1導電型不純物を注 入しエクステンション領域（9)を形成するエクステンション領域形成工程
をさらに備え、
前記エクステンション領域形成工程にぉ ヽては、前記電流制御領域配設工程と同 一のレジストマスク（20)が用いられ且つ前記第 1導電型不純物は前記基板の鉛直 方向に対して所定の角度傾けた方向から注入される
半導体装置の製造方法。
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