JP2012504335A - ガードリング構造およびその製造方法 - Google Patents

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Abstract

半導体素子用のガードリング構造。ガードリング構造は、第１層および第１層の上面に第２層を有する半導体積層体と、第１層内に形成されたゲート構造と、第１層内に形成されたガードリングとを有する。第２層は、第１層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。

Description

この発明は一般に半導体、特に、トレンチガードリング構造（trenched guard ring structure）を有する半導体素子の製造方法に関する。
背景
電界効果トランジスタ（ＦＥＴ）は、電場に依存して半導体材料内の「チャネル」の形状ひいては伝導性を制御する一種のトランジスタである。接合電界効果トランジスタ（ＪＦＥＴ）において、チャネルの伝導性は、ｐ−ｎ接合への電圧印加によって制御される。ＪＦＥＴは、ｐ−チャネルまたはｎ−チャネルとして構成されることもあり、エンハンスメントモード素子またはデプレッションモード素子として動作することもある。ＪＦＥＴに似たものは、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）である。ＭＥＳＦＥＴは、構造および用語においてＪＦＥＴにかなり似ている。違いは、ＭＥＳＦＥＴにおいて、ゲート用にｐ−ｎ接合を用いる代わりにショットキー金属半導体接合が用いられている点である。
ＪＦＥＴおよびＭＥＳＦＥＴは、広く用いられている電子素子である。最適な素子性能を得るためには、下部の半導体材料の固有の性能に可能なかぎり近い素子の降伏電圧を得ることが重要である。しかしながら、実際の素子の降伏電圧は、しばしば素子のエッジにおける高電場の発生によって低下する。特に、素子のエッジでの電場集中は、早期の電圧降伏を引き起こす。早期の電圧降伏を最小限に抑えるため、比較的小さい関連するオン抵抗で最大降伏電圧を得るべく特殊なエッジ終端構造が提供されねばならない。多重フローティングガードリング（ＭＦＧＲ）エッジ終端構造は、半導体素子の表面および材料界面で電荷分布および電場を変化させるために用いられる。ガードリングと、内部にガードリングが埋め込まれた基板との間の界面は、空乏領域を形成し、印加場において電圧降伏に対する抵抗を高める。ＭＦＧＲはまた、エッジ終端の費用対効果の高い方法を提供する。なぜなら、ＭＦＧＲは、接合終端拡張技術、別のエッジ終端用技術よりも少ない製造工程を用いることもあるためである。しかしながら、ＭＦＧＲは、誘電半導体界面の表面電荷に極めて敏感である。誘電半導体界面の正電荷は、フローティングガードリングの有効性を低減し、素子用遮断電圧の減少をもたらすこともある。さらに、誘電半導体界面近くの、大抵は正の、電荷は、誘電半導体に向かい、または誘電半導体から離れて、時間依存性の降伏電圧すなわち降伏ウォークアウト（breakdown walkout）を引き起こす。
要旨
半導体素子内のガードリングの製造方法が開示される。前記製造方法は、２層以上の半導体材料を有する半導体積層体上にメサを形成する工程と、前記メサ上にゲート用のトレンチおよび前記メサの周辺上にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程と、前記トレンチに自己整合ゲートおよびガードリングを形成する工程とを有する。前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する。
また、半導体素子用のガードリング構造も開示される。ガードリング構造は、第１層と、第１層の上の第２層と、第１層内に形成されたゲートと、第１層内に形成されたガードリングとを有する半導体積層体を有する。第２層は、第１層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
また、第１層と、第１層の上の第２層と、第２層の上の第３層と、第２層内に形成されたゲートと、第１層内に形成されたガードリングとを有する半導体積層体を有するガードリング構造も開示される。第２層は、第１層のドーパント濃度よりも高いドーパント濃度を有する。第３層は、第２層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
また、第１層と、第１層の上の第２層と、第２層の上の第３層と、第２層内に形成されたゲートおよびガードリングとを有する半導体積層体を有するガードリング構造も開示される。第２層は、第１層のドーパント濃度よりも高いドーパント濃度を有する。第３層は、第２層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
また、第１層と、第１層の上の第２層と、第２層の上の第３層と、第２層内に形成されたゲートと、そして一部第２層内に、一部第１層内に形成されたガードリングとを有する半導体積層体を有するガードリング構造も開示される。第２層は、第１層のドーパント濃度よりも高いドーパント濃度を有する。第３層は、第２層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
詳細な説明は、以下の図面を参照せよ。ここで同種の符号は、同種の要素を示す。
図１は、ガードリング構造の製造方法を示すフローチャートである。 図２は、レジストパターンのある基板の実施具体例の概略図である。 図３は、メサ構造の実施具体例の概略図である。 図４は、レジストパターンのあるメサ構造の実施具体例の概略図である。 図５は、金属マスクを有するメサ構造の実施具体例の概略図である。 図６は、ゲートおよびガードリング用のトレンチメサ構造の実施具体例の概略図である。 図７は、酸化物被膜を有するトレンチメサ構造の実施具体例の概略図である。 図８は、ゲートおよびガードリングを有するメサ構造の実施具体例の概略図である。 図９は、傾斜レジストを有する基板の実施具体例の概略図である。 図１０は、傾斜メサ構造の実施具体例の概略図である。 図１１は、図１０の傾斜メサから作製されたガードリング構造の実施具体例の概略図である。 図１２は、ガードリング／誘電体界面での電荷分布の概略図である。 図１３は、ガードリング構造のもう一実施具体例の概略図である。 図１４は、トレンチ自己整合ガードリング構造を有する半導体素子の降伏電圧の改善を示す図である。 図１５は、トレンチ自己整合ガードリング構造を有する半導体素子のドレイン電圧の遮断を示す図である。
詳細な説明
本記載は、この発明の明細書全体の一部と見なされるべき添付図に関連して解釈されることを目的としている。図は、必ずしも縮尺通りではなく、この発明のいくつかの特徴は、明確さおよび簡潔さのため誇張したスケールまたは幾分概略形式で示されることもある。明細書において、「前方」、「後方」、「上方」、「下方」、「最上部」、「底部」のような相対語は、その派生語と同様に、検討中（under discussion）の図にそのとき記載されたか、または示された方向を示すものと解釈すべきである。前記の相対語は、記載の便宜のためであり、通常、特定の方向を要することを目的とするものではない。「接続している」および「付着している」のような、付着、結合および同種のものに関する用語は、明示的に記載されない限り、可動式または固定式の付着もしくは関係と同様に、構造が介在構造を通じて直接的または間接的に互いに固定または接続した関係を示す。
様々な実施具体例の記載において、特定の専門用語を明確さのために採用している。しかしながら、この発明は、そのように選択される特定の専門用語に限定されることを意図していない。各特定要素は、同種の目的を達成するため同種の方法で動作する全ての技術的同等物を有するものと理解されるべきである。
図１は、トレンチ自己整合ガードリング構造の製造方法１００の実施具体例を示す。製造方法１００は、半導体材料の２以上の層を有する半導体積層体上にメサを形成する工程（１１０）と、前記メサの上のゲート用のトレンチおよび前記メサの周囲にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程（１２０）と、トレンチに自己整合ゲートおよびガードリングとを形成する工程（１３０）とを有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する。
半導体積層体は、半導体素子の製造に適したいずれの材料でもあり得る。適当な半導体材料の例は、０＜ｘ＜１としてＳｉＣ、ＧａＡｓ、ＧａＮ、ＡｌxＧａＮ1-x／ＧａＮ、およびＩｎxＧａ1-xＮ／ＧａＮのような３族金属窒化物、Ｓｉおよびダイヤモンドを含むがそれらに限定されない。実施具体例において、半導体材料の２以上の層のうち少なくとも１つはｎ型またはｐ型ドーパントでドーピングされている。
半導体素子の例は、電界効果トランジスタ（ＦＥＴ）、ダイオード、接合電界効果トランジスタ（ＪＦＥＴ）、縦型接合型電界効果トランジスタ（ＶＪＦＥＴ）、
イオン注入静電誘導トランジスタ（ＳＩＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、整流器、および電圧を遮断するいかなる縦型半導体（vertical semiconductor）素子も含むがそれらに限定されない。
メサを形成する工程（１１０）の実施具体例は、図２および図３に示されている。前記実施具体例において、半導体積層体２００は、低濃度でドープされたＮドリフト層２１０、Ｎドリフト層２１０の上面に中濃度でドープされたＮチャネル層２２０、およびＮチャネル層２２０の上面に高濃度でドープされたｎ＋層２３０を有する。一般に、低濃度でドープされたＮドリフト層２１０は、１０14〜１０16原子／ｃｍ3のドーパント濃度を有し、中濃度でドープされたＮチャネル層２２０は、１０15〜１０18原子／ｃｍ3のドーパント濃度を有し、そして高濃度でドープされたｎ＋層２３０は、１０18原子／ｃｍ3を超えるドーパント濃度を有する。別の実施具体例において、半導体積層体は下層および下層のドーパント濃度よりも高いドーパント濃度を有する上層の２層のみを有する。一実施具体例において、下層は、１０14〜１０18原子／ｃｍ3のドーパント濃度を有し、上層は、１０18原子／ｃｍ3を超えるドーパント濃度を有する。
半導体積層体２００は、最上にバッファ層を有することもある基板に取り付けられる。基板は、半導体層を蒸着し得るいずれの材料にもなることもある。適切な半導体材料の例は、０＜ｘ＜１として、ＳｉＣ、ＧａＡｓ、ＧａＮ、ＡｌxＧａＮ1-x／ＧａＮ、およびＩｎxＧａ1-xＮ／ＧａＮのような３族金属窒化物、Ｓｉ、サファイア、およびダイヤモンドを含むがそれらに限定されない。一実施具体例において、半導体積層体２００と直接接触して基板の残りの部分から半導体積層体２００を分離する最上バッファ層を基板は有する。最上バッファ層は、０＜ｘ＜１として、ＳｉＣ、ＧａＡｓ、ＧａＮ、ＡｌxＧａＮ1-x／ＧａＮ、およびＩｎxＧａ1-xＮ／ＧａＮのような３族金属窒化物、Ｓｉおよびダイヤモンドのような半導体層であり得る。
図２を再度参照すると、半導体積層体２００をレジストで被覆し、次いで露光し現像してレジストマスク２４０を形成する。図３に示されるように、メサ構造３１０は、図２のマスクされた半導体積層体２００をエッチングすることによって形成され、次いでレジストマスク２４０を除去する。前記方法は、狭角度でのエッチング（すなわち、垂直近くのエッチング）を可能にする。図３に示される実施具体例において、メサ３１０を取り囲む領域において、ｎ＋層２３０、Ｎチャネル層２２０を通してＮドリフト層２１０までエッチングすることによって、すなわちメサ３１０を取り囲む領域においてｎ＋層２３０、Ｎチャネル層２２０、およびＮドリフト層２１０の一部を除去することによって、メサ３１０を形成する。別の実施具体例において、メサ３１０を取り囲む領域において、Ｎドリフト層２１０でなく、ｎ＋層２３０およびＮチャネル層２２０を通してエッチングし、Ｎチャネル層２２０およびＮドリフト層２１０の界面で停止することによって、すなわちｎ＋層２３０およびＮチャネル層２２０を除去することによって、メサ３１０を形成する。別の実施具体例において、メサ３１０を取り囲む領域において、ｎ＋層２３０およびＮチャネル層２２０の一部を除去することによって、ｎ＋層２３０を通して、Ｎチャネル層２２０までエッチングすることによって、メサ３１０を形成する。
メサ構造３１０は、当該技術分野で知られている多数の他の方法を用いて形成されることは、当業者に理解されよう。例えば、レジストマスクの代わりに、誘電体マスクもしくは金属マスクまたはこれらの結合を形成して用い、メサ構造３１０を形成することもできる。
図４〜６は、トレンチを形成する工程（１２０）の一実施具体例を例示する。ここで、図４を参照して、メサ構造３１０は、誘電体層４１０で被覆される。誘電体層４１０は、化学的蒸着（ＣＶＤ）、物理的気相成長法（ＰＶＤ）またはスパッタリングのような、当該技術分野において周知の蒸着技術を用いて熱成長または蒸着することもできる。一実施具体例において、誘電体層４１０は、メサ構造３１０の表面上に薄い酸化被膜４１２を熱成長させて十分な接触を確保し、次いで酸化被膜４１２の上の一層厚い誘電体層４１４を蒸着する。別の実施具体例において、誘電体層は、オルトケイ酸テトラエチル（ＴＥＯＳ）を有する。誘電体層４１０を、レジスト４２０で被覆しパターン化される。
ここで図５を参照して、パターン化されたレジスト４２０上に金属層５１０をスパッタリング、蒸着またはブランケット蒸着する。パターン化されたレジスト４２０上の金属層５１０をリフトオフしてパターン化されたレジスト４２０を除去し、その結果、酸化物層４１０上に露出領域５２０を残す。
図６に示される実施具体例において、エッチングを行い、ゲート構造用にメサ３１０の上のトレンチ６１０と、ガードリング用にメサ３１０の周囲にトレンチ６２０とを形成する。トレンチ６１０がＮチャネル層２２０に達するとき、エッチング過程を停止する。一実施具体例において、Ｎドリフト層２１０で始まるトレンチ６２０は、完全にＮドリフト層２１０まで形成される。同一の金属マスクでトレンチ６１０および６２０を同時にエッチングすることによって、トレンチ６１０および６２０の正確な配置が可能になる。
別の実施形態において、半導体積層体２００をＮチャネル層２２０までエッチングすることによってメサ３１０を形成する。Ｎチャネル層２２０から始まるトレンチ６２０は、完全にＮチャネル層２２０内に形成される。
さらに別の実施具体例において、半導体積層体２００をＮチャネル層２２０までエッチングすることによって、メサ３１０を形成する。Ｎチャネル層２２０から始まるトレンチ６２０は、Ｎチャネル層２２０を通してエッチングし、Ｎドリフト層２１０まで広げることによって形成される。
当該分野で周知の多数の他の方法を用いて形成工程１２０が行われることは、当業者に理解されよう。例えば、積層２００上にトレンチを形成する金属マスクを使用することなく、レジスト４２０上に直接エッチングを実行することもできる。
図７〜８は、自己整合ゲートとガードリングとを形成する工程（１３０）の実施具体例の一例を例示する。ここで、図７を参照すると、熱成長した酸化物または蒸着した誘電体層７１０は、トレンチ６１０および６２０に選択的に形成される。トレンチ６１０および６２０の底で酸化物層７１０をエッチングし、Ｎチャネル層２２０およびＮドリフト層２１０をそれぞれ露光する。次いで、ボロン、アルミニウムのようなｐ型材料、またはそれらの組み合わせがイオン注入によってトレンチ６１０および６２０に注入され、ゲート８２０および８２０'ならびにガードリング８３０および８３０'を形成する。任意の誘電体層７１０は、注入されたｐ型材料をトレンチ６１０および６２０の露出領域から分離する。１マスクレベルを用いて、ゲート８２０および８２０'ならびにガードリング８３０および８３０'を同時に区画し、ゲート８２０および８２０'は、ガードリング８３０および８３０'に自己整合される。自己整合製造工程は、フローティングガードリング幅および間隔と同様に、配置の公差、ウエハの湾曲のばらつき、非自己整合リソグラフィー工程において観測される問題を引き起こす当業者に知られた他の要因によって影響されないように主接合および第１ガードリング間の正確な間隔を確保する。結果として、最外部のゲート８２０'および最内部のガードリング８３０'間の間隔（降伏電圧の最大限に高める場合において重要なパラメータ）は、フローティングガードリング間の間隔と同様に、常に完全である。工程１２０および１３０の実行により実現される自己整合８２０、８２０'およびガードリング８３０、８３０'のトレンチの形成は、従来技術のレジスト／誘電体多重フローティングガードリング形成法において頻発していたリングの損傷に起因する電圧降伏の性能低下の可能性を排除する。さらに、前記方法を用いて自己整合フローティングガードリングを製造する工程によって、加工工程が除去される。
前記実施具体例において、最外部のゲート８２０'および最内部のガードリング８３０'は、動作中の空乏領域を重複させるべく間隔を開けている。実際には、エッチング工程１２０は、完全に垂直なメサ３１０の側壁表面を設けず、最外部のゲート８２０'および最内部のガードリング８３０'間に狭角度面があろう。前記面は、最外部のゲート８２０'を最内部のガードリング８３０'に結合するイオン注入で被覆されよう。
代案として、工程１１０において、標準的な「傾斜エッチング」技術を用いて広角度のメサ構造を形成することもある。前記「傾斜エッチング」技術は、例えば、熱的にリフローされたレジストマスク９１０（図９）または傾斜誘電体マスクを形成する工程と、Ｎドリフト層２１０（図１０）にエッチングする工程とを有し得る。図１０に示された実施具体例において、メサ１０００を取り囲む周囲領域において、積層２００の周囲領域において、ｎ＋層２３０、Ｎチャネル層２２０を通してＮドリフト層２１０までエッチングすることによって、すなわちｎ＋層２３０、Ｎチャネル層２２０を除去することによってメサ１０００を形成する。別の実施具体例において、メサ１０００を取り囲む周囲領域において、ｎ＋層２３０、Ｎチャネル層２２０を通してエッチングし、Ｎチャネル層２２０およびＮドリフト層２１０の界面で停止することによって、すなわちＮドリフト層２１０でなく、ｎ＋層２３０およびＮチャネル層２２０を除去することによってメサ１０００を形成する。別の実施具体例において、メサ１０００を取り囲む周囲領域において、ｎ＋層２３０を通してＮチャネル層２２０までエッチングすることによって、すなわちｎ＋層２３０およびＮチャネル層２２０の一部を除去することによってメサ１０００を形成する。
積層２００はその後ゲートおよびガードリングトレンチの形成用に垂直エッチングされ、前記のようにｐ型材料が注入される。
図１１に示されるように、ゲートからドレインまでの優れた降伏電圧性能のため、最外部のゲート８２０'および最内部のガードリング８３０'間は、イオン注入によって傾斜側壁１１００と結合している。一実施具体例において、第１のガードリング８３０'（すなわち、最内部のガードリング）は、他のガードリングよりも一層広い幅を有する。
最終製品において、ガードリング８３０、８３０'は、１層の絶縁性誘電体によって保護される。図１２に示されるように、トレンチガードリング構造は、半導体／誘電体界面で蓄積された誘電体表面電荷に影響されないガードリング構造８３０を作る。なぜなら、誘電体１２２０に直接接触する半導体柱１２１０の表面に電荷が蓄積されるからである。埋め込まれたガードリング８３０間の水平領域１２１２は、蓄積された表面電荷と直接接触しない。それゆえ、空乏領域１２３０は、電荷による干渉なしに広がり、最大限の降伏電圧および信頼性が実現される。
ゲートの数およびガードリングの数は、図示された数に限定されず、それぞれの特定用途に対する最適化の制約を受けないことが当業者に理解されよう。一実施具体例において、２から３０のガードリングでゲートを取り囲む。好ましい実施具体例において、１２から１８のガードリングでゲートを取り囲む。一実施具体例において、１４のガードリングでゲートを取り囲む。同様に、トレンチゲートおよびトレンチガードリングの幅は、ゲートおよびガードリング間の距離と同様に図示される距離に限定されず、それぞれの特定用途に対する最適化の制約を受けない。一実施具体例において、トレンチガードリングは、０．５〜１０μｍ、好ましくは１〜６μｍの範囲の幅を有する。一実施具体例において、トレンチガードリングは２μｍの幅を有する。別の実施具体例において、トレンチガードリングは、４μｍの幅を有する。２つの隣接ガードリング間の間隔を一定または可変にすることもでき、通常０．５〜２０μｍの範囲である。一実施具体例において、２つの隣接ガードリング間の間隔は可変であり、１．５〜３．５μｍの範囲にある。
図１３は、上記方法を用いて製造したガードリング構造の別の実施具体例を例示する。前記実施具体例において、ガードリング構造は、低濃度ドープ層１３１２および高濃度ドープ層１３１４を有する半導体積層体１３００を有する。ゲート１３２０およびガードリング１３３０のいずれも低濃度ドープ層１３１２内に形成される。ゲート１３２０の底面１３２２は、ガードリング１３３０の底面１３３２よりも高い位置にある。ゲート１３２０およびガードリング１３３０は、単一のマスクで低濃度ドープ層１３１２に同時に形成される。
前記方法は、フローティングガードリングの幅および間隔と同様に、製造者に主接合エッジに対する第１のフローティングガードリングの位置を正確に制御できるようにする。また、従来技術のレジスト／誘電体多重フローティングガードリング形成法において頻発していたリングの損傷に起因する電圧降伏の性能低下の可能性を排除する。さらに、前記方法を用いた自己整合フローティングガードリングを製造する工程によって、加工工程が除去される。
実施例
実施例１：トレンチ自己整合ガードリング構造は、従来技術の方法と比較して降伏電圧を改善する。
試作型のＶＪＦＥＴを有するウエハは、前記方法を用いて製造される。従来技術の方法のＶＪＦＥＴを有するウエハも製造される。ウエハ全域の多数の装置の降伏電圧を測定し記録するため、高電圧曲線トレーサが用いられる。図１４に示されるように、自己整合トレンチガードリング構造（灰色のバー）は、従来技術の方法で作られたガードリング（白色のバー）と比べて降伏電圧の値および降伏電圧の分散を著しく改善する。教科書通りの物理計算より、３．４６×１０-15の濃度にドープされたＶＪＦＥＴの１１．６８ミクロンの厚さのドリフト層の性能は、２０７８Ｖであり、これは装置が達成し得る最大の理論的な降伏電圧である。
実施例２：様々なリング幅、リング数、およびリング間隔を有するガードリング構造
幾つかのガードリング構造は降伏電圧の試験がされる。各構造のリング幅、数、および間隔は、表１に記載されている。
ガードリング構造
Figure 2012504335
最高の降伏電圧は、ＧＲＤ３構造で得られた。図１５は、０．０６８ｃｍ2の活性領域のＧＲＤ３ガードリング構造を有するＶＪＦＥＴの遮断電圧特性対ゲート電圧を示す。−３７Ｖのゲートからソースへのバイアスにおいて、ＶＪＦＥＴは、２０５５Ｖの電圧を遮断でき、これはドリフト層の理論的な降伏電圧限界の９４％である。
前記の議論は、この発明の多数の例示となる方法および実施具体例を開示し記載する。この発明の精神および基本的な特徴から逸脱することなく、他の特定の形態で具体化されることもあるが、このことは当業者に理解されよう。したがって、この発明の開示は、例示を目的とするものであり、以下の特許請求の範囲に示されたこの発明の範囲の限定を目的とするものではない。

Claims (38)

  1. 半導体材料の２以上の層を備える半導体積層体上にメサを形成する工程と、
    前記メサ上にゲート用のトレンチおよび前記メサの周辺上にガードリング用のトレンチを単一のエッチング工程で同時に形成する工程と、
    トレンチに自己整合ゲートおよびガードリングを形成する工程とを有し、
    かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子のガードリング製造方法。
  2. 前記半導体積層体は、第１層および前記第１層の上の第２層を備え、前記第２層は、前記第１層のドーパント濃度よりも高いドーパント濃度を有する請求項１に記載の製造方法。
  3. 前記第１層は、１０14〜１０18原子／ｃｍ3のドーパント濃度を有し、前記第２層は、１０18原子／ｃｍ3を超えるドーパント濃度を有する請求項２に記載の製造方法。
  4. 前記メサ構造は、前記半導体積層体の一部において前記第１層にエッチングを行うことによって形成され、前記ゲートは、前記第１層内に形成され、前記ガードリングは、前記第１層内に形成される請求項２に記載の製造方法。
  5. 前記半導体積層体は、前記第２層の上の第３層をさらに備え、前記第３層は、前記第２層のドーパント濃度よりも高いドーパント濃度を有する請求項２に記載の製造方法。
  6. 前記第１層は、１０14〜１０16原子／ｃｍ3のドーパント濃度を有し、前記第２層は、１０15〜１０18原子／ｃｍ3のドーパント濃度を有し、そして前記第３層は、１０18原子／ｃｍ3を超えるドーパント濃度を有する請求項５に記載の製造方法。
  7. 前記メサは、前記半導体積層体の一部において前記第１層にエッチングを行うことによって形成され、前記ゲートは、前記第２層内に形成され、前記ガードリングは、前記第１層内に形成される請求項５に記載の製造方法。
  8. 前記メサは、前記半導体積層体の一部において前記第２層にエッチングを行うことによって形成され、前記ゲートは、前記第２層内に形成され、前記ガードリングは、前記第２層内に形成される請求項５に記載の製造方法。
  9. 前記メサは、前記半導体積層体の一部において前記第２層にエッチングを行うことにより形成され、前記ゲートは、前記第２層内に形成され、前記ガードリングは、一部前記第２層内に、一部前記第１層内に形成される請求項５に記載の製造方法。
  10. 前記メサは、傾斜エッチングによって形成される請求項１に記載の製造方法。
  11. 前記メサは、垂直エッチングによって形成される請求項１に記載の製造方法。
  12. 前記メサ上および前記メサの周辺上にマスクを形成する工程をさらに有する請求項１に記載の製造方法。
  13. 前記ゲートおよびガードリングは、イオン注入によって形成される請求項１に記載の製造方法。
  14. 前記ゲートおよびガードリングの形成前に前記トレンチ上に酸化被膜を形成する工程と、
    前記酸化被膜を垂直エッチングして前記トレンチの底に前記半導体積層体を露出させる工程とをさらに有する請求項１に記載の製造方法。
  15. 前記半導体材料は、０＜ｘ＜１として、ＳｉＣ、ＧａＡｓ、ＧａＮ、ＡｌxＧａＮ1-x／ＧａＮ、ＩｎxＧａ1-xＮ／ＧａＮ、Ｓｉ、サファイア、およびダイヤモンドからなるグループから選択される請求項１に記載の製造方法。
  16. 前記半導体積層体は、基板に取り付けられる請求項１に記載の製造方法。
  17. 前記基板は、０＜ｘ＜１として、ＳｉＣ、ＧａＡｓ、ＧａＮ、ＡｌxＧａＮ1-x／ＧａＮ、ＩｎxＧａ1-xＮ／ＧａＮ、Ｓｉ、サファイア、およびダイヤモンドからなるグループから選択される請求項１６に記載の製造方法。
  18. 前記基板はバッファ層を備える請求項１６に記載の製造方法。
  19. 第１層および前記第１層の上の第２層を備える半導体積層体と、
    前記半導体積層体内に形成されたトレンチゲートおよびトレンチガードリングとを備え、
    前記第２層は、前記第１層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
  20. 前記第１層は、１０14〜１０18原子／ｃｍ3のドーパント濃度を有し、前記第２層は、１０18原子／ｃｍ3を超えるドーパント濃度を有する請求項１９に記載のガードリング構造。
  21. 前記ゲートは、前記第１層内に形成され、前記ガードリングは、前記第１層内に形成される請求項１９に記載のガードリング構造。
  22. 前記半導体積層体は、前記第２層の上の第３層をさらに備え、前記第３層は、前記第２層のドーパント濃度よりも高いドーパント濃度を有する請求項１９に記載のガードリング構造。
  23. 前記第１層は、１０14〜１０16原子／ｃｍ3のドーパント濃度を有し、前記第２層は、１０15〜１０18原子／ｃｍ3のドーパント濃度を有し、そして前記第３層は、１０18原子／ｃｍ3を超えるドーパント濃度を有する請求項２２に記載のガードリング構造。
  24. 前記ゲートは、前記第２層内に形成され、前記ガードリングは、前記第１層内に形成される請求項２２に記載のガードリング構造。
  25. 前記ゲートは、前記第２層内に形成され、前記ガードリングは、前記第２層内に形成される請求項２２に記載のガードリング構造。
  26. 前記ゲートは、前記第２層内に形成され、前記ガードリングは、一部前記第２層内に、一部前記第１層内に形成される請求項２２に記載のガードリング構造。
  27. 前記半導体積層体は、０＜ｘ＜１として、ＳｉＣ、ＧａＡｓ、ＧａＮ、ＡｌxＧａＮ1-x／ＧａＮ、ＩｎxＧａ1-xＮ／ＧａＮ、Ｓｉ、サファイア、およびダイヤモンドからなるグループから選択される半導体材料を備える請求項１９に記載のガードリング構造。
  28. 前記半導体材料は、ＳｉＣである請求項２７に記載のガードリング構造。
  29. 最外部のゲートは、傾斜側壁を介して最内部のガードリングに結合している請求項１９に記載のガードリング構造。
  30. 最外部のゲートは、垂直側壁を介して最内部のガードリングに結合している請求項１９に記載のガードリング構造。
  31. 最内部のガードリングは、他のガードリングよりも広い幅を有する請求項１９に記載のガードリング構造。
  32. ０．５〜１０μｍの範囲のリング幅および０．５〜２０μｍの範囲のリング間隔を有する２〜３０のガードリングを有する請求項１９に記載のガードリング構造。
  33. ２μｍまたは４μｍのリング幅、および１．５〜６μｍの範囲のリング間隔を有する１４のガードリングを有する請求項１９に記載のガードリング構造。
  34. 第１層と、前記第１層の上の第２層と、前記第２層の上の第３層とを備える半導体積層体と、
    前記第２層内に形成されたゲートと、
    前記第１層内に形成されたガードリングとを備え、
    前記第２層は、前記第１層のドーパント濃度よりも高いドーパント濃度を有し、前記第３層は、前記第２層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
  35. ０．５〜１０μｍの範囲のリング幅および０．５〜２０μｍの範囲のリング間隔を有する２〜３０のガードリングを有する請求項３４に記載のガードリング構造。
  36. ２μｍまたは４μｍのリング幅および１．５〜６μｍの範囲のリング間隔を有する１４のガードリングを有する請求項３４に記載のガードリング構造。
  37. 第１層と、前記第１層の上の第２層と、前記第２層の上の第３層とを備える半導体積層体と、
    前記第２層内に形成されたゲート構造と、
    前記第２層内に形成されたガードリングとを備え、
    前記第２層は、前記第１層のドーパント濃度よりも高いドーパント濃度を有し、前記第３層は、前記第２層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
  38. 第１層と、前記第１層の上の第２層と、前記第２層の上の第３層とを備える半導体積層体と、
    前記第２層内に形成されたゲートと、
    一部前記第２層内に、一部前記第１層内に形成されたガードリングとを備え、
    前記第２層は、前記第１層のドーパント濃度よりも高いドーパント濃度を有し、前記第３層は、前記第２層のドーパント濃度よりも高いドーパント濃度を有し、かつ前記ゲートの底面は、前記ガードリングの底面よりも高い高さを有する、半導体素子用のガードリング構造。
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