WO2016092896A1 - 半導体装置とその製造方法 - Google Patents

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順 斎藤
淳士 小野木
佐智子 青井
水野　祥司
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トヨタ自動車株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the technology disclosed in this specification relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • a semiconductor device disclosed in Patent Document 1 Japanese Patent Laid-Open No. 2011-1010366 includes a semiconductor substrate and an insulating film formed on the semiconductor substrate.
  • the semiconductor substrate includes a first portion and a second portion that is thinner than the first portion, and the first portion and the second portion are adjacent to each other.
  • the upper surface of the second part is located below the upper surface of the first part.
  • the insulating film extends from the first part to the second part.
  • voids and cracks may occur in the insulating film due to thermal stress.
  • the semiconductor substrate when a current flows through the semiconductor device, the semiconductor substrate generates heat, the temperature of the insulating film on the semiconductor substrate becomes high, and voids may occur due to the high temperature of the insulating film.
  • a stress may be generated inside the insulating film to cause a crack.
  • voids and cracks are more likely to occur in the insulating film on the semiconductor substrate than in the surrounding portions. Therefore, there has been a problem that the withstand voltage of the insulating film is lowered due to voids and cracks. Therefore, the present specification provides a technique capable of suppressing a decrease in breakdown voltage of the insulating film.
  • the semiconductor device disclosed in this specification includes a semiconductor substrate on which a semiconductor element is formed and an insulating film formed on the semiconductor substrate.
  • the semiconductor substrate includes a first portion and a second portion that is thinner than the first portion.
  • the upper surface of the second part is located below the upper surface of the first part.
  • a concave portion extending in the thickness direction of the semiconductor substrate is formed on the upper surface of the second portion where the first portion and the second portion are adjacent to each other.
  • the insulating film extends from the first part to the second part and fills the recess.
  • the second part in the position where the first part and the second part are adjacent refers to a range adjacent to the first part of the second parts.
  • the insulating film fills the concave portion at the position where the first portion and the second portion are adjacent to each other, displacement and deformation of the insulating film are restrained by the concave portion. For this reason, even if the insulating film reaches a high temperature, the insulating film does not spread, so that generation of voids or cracks in the insulating film can be suppressed. For example, even when the semiconductor substrate generates heat due to energization and the insulating film in the position where the first part and the second part are adjacent to each other is heated to a high temperature, the generation of voids in this part of the insulating film can be suppressed.
  • the manufacturing method disclosed in the present specification uses a semiconductor substrate that includes a first portion and a second portion that is thinner than the first portion, and the upper surface of the second portion is located below the upper surface of the first portion.
  • a semiconductor device is manufactured.
  • the manufacturing method includes a step of forming a recess extending in a thickness direction of the semiconductor substrate on the upper surface of the second portion where the first portion and the second portion are adjacent to each other; A step of forming an insulating film that extends over two portions and fills the concave portion is provided.
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG. It is an enlarged view of the principal part III of FIG.
  • It is a figure explaining the manufacturing method of a semiconductor device (1). It is a figure explaining the manufacturing method of a semiconductor device (2). It is a figure explaining the manufacturing method of a semiconductor device (3). It is a figure explaining the manufacturing method of a semiconductor device (4). It is a figure explaining the manufacturing method of a semiconductor device (5). It is a figure explaining the manufacturing method of a semiconductor device (6). It is a figure explaining the manufacturing method of a semiconductor device (7). It is a figure explaining the manufacturing method of a semiconductor device (8).
  • the semiconductor device 1 includes a rectangular semiconductor substrate 2.
  • the semiconductor substrate 2 is made of silicon carbide (SiC).
  • the semiconductor substrate 2 may be formed of silicon (Si), gallium nitride (GaN), or the like.
  • a semiconductor element is formed inside the semiconductor substrate 2.
  • an element region 3 and a peripheral region 4 are formed in the semiconductor substrate 2.
  • the element region 3 is formed inside the peripheral region 4.
  • a semiconductor element is formed in the element region 3.
  • a vertical MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the peripheral region 4 is formed outside the element region 3.
  • a breakdown voltage structure is formed in the peripheral region 4. In FIG. 1, only the trench 70 is shown in the element region 3 and only the field limiting ring 80 is shown in the peripheral region 4 in consideration of easy viewing.
  • the semiconductor device 1 includes a semiconductor substrate 2, an insulating film 30, a front electrode 6 and a back electrode 7.
  • the semiconductor substrate 2 includes a first portion 10 and a second portion 20.
  • the element region 3 is formed in the first portion 10.
  • a peripheral region 4 is formed in the second portion 20.
  • the thickness of the second portion 20 is thinner than the thickness of the first portion 10.
  • the first portion 10 and the second portion 20 are formed adjacent to each other. Due to the difference in thickness between the first portion 10 and the second portion 20, there is a step between the upper surface 11 of the first portion 10 and the upper surface 21 of the second portion 20.
  • the upper surface 21 of the second portion 20 is located below the upper surface 11 of the first portion 10.
  • a plurality of trenches 70 are formed in the first portion 10 of the semiconductor substrate 2.
  • a source region 61, a base region 62, a drift region 65, a drain region 63, and a floating region 67 are formed.
  • the trench 70 is a recess formed in the upper surface 11 of the first portion 10.
  • the trench 70 extends in the thickness direction (z direction) of the semiconductor substrate 2.
  • the trench 70 extends from the upper surface of the semiconductor substrate 2 to a depth that reaches the drift region 65 through the source region 61 and the base region 62.
  • a gate insulating film 71 is formed on the inner surface of the trench 70.
  • a gate electrode 72 is disposed inside the trench 70.
  • the gate insulating film 71 is formed by depositing an oxide film on the inner surface of the trench 70.
  • As the gate insulating film 71 for example, a silicon oxide film (SiO 2 ) can be used.
  • the gate electrode 72 is filled inside the gate insulating film 71.
  • the gate electrode 72 is insulated from the semiconductor substrate 2 by the gate insulating film 71.
  • the gate electrode 72 is made of, for example, aluminum or polysilicon.
  • An interlayer insulating film 73 is disposed on the gate electrode 72.
  • the source region 61 is an n-type region.
  • the source region 61 has a high n-type impurity concentration.
  • the source region 61 is formed in the surface layer portion of the semiconductor substrate 2.
  • the source region 61 is formed in an island shape in a range exposed on the upper surface of the semiconductor substrate 2.
  • the source region 61 is in contact with the surface electrode 6.
  • the source region 61 is ohmically connected to the surface electrode 6 and is electrically connected to the surface electrode 6.
  • the source region 61 is in contact with the gate insulating film 71.
  • the base region 62 is a p-type region.
  • the base region 62 is formed around the source region 61.
  • the base region 62 is formed beside and below the source region 61.
  • the base region 62 is in contact with the gate insulating film 71.
  • the base region 62 includes a base contact region 121 and a low concentration base region 122.
  • the base contact region 121 has a high impurity concentration.
  • the impurity concentration of the low concentration base region 122 is lower than the impurity concentration of the base contact region 121.
  • the base contact region 121 is formed in the surface layer portion of the semiconductor substrate 2.
  • the base contact region 121 is formed in an island shape in a range exposed on the surface of the semiconductor substrate 2.
  • the base contact region 121 is in contact with the surface electrode 6.
  • the base contact region 121 is ohmically connected to the surface electrode 6 and is electrically connected to the surface electrode 6.
  • the low concentration base region 122 is formed under the source region 61 and the base contact region 121.
  • the low concentration base region 122 has a lower p-type impurity concentration than the base contact region 121.
  • the source region 61 is separated from the drift region 65 by the low concentration base region 122.
  • the drift region 65 is an n-type region.
  • the drift region 65 has an n-type impurity concentration lower than that of the source region 61.
  • the drift region 65 is formed under the base region 62.
  • the drift region 65 is in contact with the gate insulating film 71.
  • the drain region 63 is an n-type region.
  • the drain region 63 has a higher n-type impurity concentration than the drift region 65.
  • the drain region 63 is formed under the drift region 65.
  • the drain region 63 is formed in a range exposed on the back surface of the semiconductor substrate 2.
  • the drain region 63 is in contact with the back electrode 7.
  • the drain region 63 is ohmically connected to the back electrode 7 and is electrically connected to the back electrode 7.
  • the floating region 67 is a p-type region.
  • the floating region 67 is formed around the bottom of the trench 70.
  • the floating region 67 is in contact with the bottom of the trench 70.
  • a drift region 65 is formed around the floating region 67.
  • the floating region 67 is surrounded by the drift region 65.
  • the floating region 67 is separated from the base region 62 by the drift region 65.
  • the plurality of floating regions 67 are separated from each other by the drift region 65.
  • a recess 50 is formed on the upper surface 21 of the second portion 20 of the semiconductor substrate 2.
  • a plurality of field limiting rings 80 and a peripheral drift region 82 are formed.
  • the recessed part 50 is formed in the position where the 1st part 10 and the 2nd part 20 adjoin.
  • the recess 50 is formed on the upper surface 21 of the second portion 20.
  • the recess 50 extends in the thickness direction (z direction) of the semiconductor substrate 2.
  • the recess 50 extends along the side surface 12 of the first portion 10.
  • the recess 50 is formed by etching the upper surface 21 of the second portion 20.
  • the recess 50 includes a first side surface 51, a second side surface 52, and a bottom surface 53.
  • the first side surface 51 and the second side surface 52 face each other.
  • the first side surface 51 is a side surface on the first portion 10 side
  • the second side surface 52 is a side surface on the second portion 20 side.
  • the first side surface 51 and the second side surface 52 extend in the thickness direction (z direction) of the semiconductor substrate 2.
  • the first side surface 51 of the recess 50 extends downward from the side surface 12 of the first portion 10.
  • the bottom surface 53 of the recess 50 is formed between the first side surface 51 and the second side surface 52.
  • the bottom surface 53 of the recess 50 is located above the bottom surface 75 of the trench 70.
  • the distance L 1 from the bottom surface 75 of the trench 70 to the bottom surface 53 of the recess 50 is shorter than the distance L 2 from the bottom surface 53 of the recess 50 to the top surface 21 of the second portion 20. That is, in the thickness direction of the semiconductor substrate 2, the bottom surface 53 of the recess 50 is located closer to the bottom surface 75 of the trench 70 than the top surface 21 of the second portion 20.
  • the width w of the recess 50 in the direction in which the first portion 10 and the second portion 20 are adjacent is not more than twice the thickness t of the insulating film 30 formed on the upper surface 21 of the second portion 20. .
  • the width w of the recess 50 corresponds to the distance between the first side surface 51 and the second side surface 52.
  • a plurality of field limiting rings 80 (hereinafter, “field limiting ring” is referred to as “FLR” (Field Limiting Ring)) is a direction from the first portion 10 toward the second portion 20 as shown in FIG. 1. Are formed at intervals. FLR80 is a p-type region. FLR80 has a high p-type impurity concentration.
  • the FLR 80 closest to the first portion 10 is denoted by reference numeral “80a”, and the other FLRs 80 are denoted by reference numeral “80b”.
  • the FLR 80 a closest to the first portion 10 is formed under the recess 50.
  • the FLR 80a is formed in a range exposed to the bottom surface 53 of the recess 50.
  • the FLR 80a is preferably formed to the same depth as the floating region 67.
  • a drift region 65 is formed between the FLR 80 a and the floating region 67.
  • FLR 80a is separated from floating region 67 by drift region 65.
  • the FLR 80 b is formed in a range exposed on the upper surface 21 of the second portion 20.
  • the peripheral drift region 82 is formed around the FLR 80.
  • the peripheral drift region 82 is formed between and below the plurality of FLRs 80.
  • the surface electrode 6 is formed on the upper surface 11 of the first portion 10 of the semiconductor substrate 2.
  • the surface electrode 6 is insulated from the gate electrode 72 by the interlayer insulating film 73.
  • the back electrode 7 is formed on the back surfaces of the first portion 10 and the second portion 20 of the semiconductor substrate 2.
  • the front electrode 6 and the back electrode 7 are made of a metal such as aluminum (Al) or copper (Cu), for example.
  • the insulating film 30 is formed on the semiconductor substrate 2.
  • a silicon oxide film (SiO2) can be used as the insulating film 30.
  • the insulating film 30 is made of the same material as the gate insulating film 71.
  • the insulating film 30 can be formed by depositing an oxide film.
  • the insulating film 30 covers the upper surface of the semiconductor substrate 2.
  • the insulating film 30 extends from the first portion 10 to the second portion 20 of the semiconductor substrate 2.
  • the insulating film 30 covers a part of the upper surface 11 of the first portion 10, the side surface 12 of the first portion 10, and the upper surface 21 of the second portion 20.
  • the insulating film 30 covers the upper surface of the FLR 80.
  • the insulating film 30 covers the recess 50.
  • the insulating film 30 is densely filled in the recess 50.
  • the insulating film 30 is in close contact with the side surfaces 51 and 52 and the bottom surface 53 of the recess 50.
  • a voltage at which the back electrode 7 is positive is applied between the front electrode 6 and the back electrode 7. Further, an on-potential (potential higher than a potential necessary for forming a channel) is applied to the gate electrode 72.
  • an ON potential is applied to the gate electrode 72, a channel is formed in the low concentration base region 122 in a range in contact with the gate insulating film 71. This turns on the MOSFET. Then, electrons flow from the front electrode 6 to the back electrode 7 through the source region 61, the channel formed in the low concentration base region 122, the drift region 65, and the drain region 63. Therefore, a current flows from the back electrode 7 to the front electrode 6.
  • the semiconductor substrate 2 When a current flows through the semiconductor device 1, the semiconductor substrate 2 generates heat, and the insulating film 30 formed on the semiconductor substrate 2 becomes high temperature.
  • the insulating film in the portion covering the step is easily deformed by thermal stress. For this reason, there is a problem that voids are easily generated in the insulating film covering the step.
  • the concave portion 50 is formed on the upper surface 21 of the second portion 20 where the first portion 10 and the second portion 20 are adjacent to each other, and the insulating film 30 becomes the concave portion 50. Is filled.
  • transformation of the insulating film 30 is suppressed by being restrained by the recessed part 50. For this reason, it can suppress that a void generate
  • the insulating film 30 does not spread laterally due to the recess 50, it is possible to suppress the occurrence of cracks in the insulating film 30.
  • production of the void and crack in the insulating film 30 can be suppressed, the pressure
  • the insulating film 30 is densely filled in the recess 50. It can. That is, when the insulating film 30 is formed, the insulating film 30 is deposited on the second portion 20. At this time, if the width w of the concave portion 50 is equal to or less than twice the thickness t of the insulating film 30, the concave portion 50 having the width w is insulated before the insulating film 30 is deposited on the upper surface 21 of the second portion 20 by the thickness t. All are filled by the membrane 30. Thus, the insulating film 30 can be densely filled in the recess 50.
  • the p-type floating region 67 is formed around the bottom of the trench 70. Therefore, when the semiconductor device 1 is turned off, a depletion layer extends in the drift region from the boundary between the p-type floating region 67 and the n-type drift region 65. A depletion layer also extends in the drift region from the boundary between the p-type FLR 80a and the n-type drift region 65.
  • the depletion layer extending from the floating region 67 and the p-type FLR 80a The depletion layer spreading from Thereby, the electric field concentration in the vicinity of the bottom surface 53 of the recess 50 can be relaxed, and the deterioration of the insulating film 30 covering the bottom surface 53 of the recess 50 can be suppressed.
  • the semiconductor device 1 is manufactured from an n-type semiconductor substrate 2 having substantially the same n-type impurities as the drift region 65 and the peripheral drift region 82.
  • the semiconductor substrate 2 is processed. That is, the semiconductor substrate 2 is processed so as to have the thick first portion 10 and the thin second portion 20.
  • the trench 70, the source region 61, the base region 62, the floating region 67, and the FLR 80b are formed in the semiconductor substrate 2. Since these processes can use known techniques, a detailed description thereof will be omitted.
  • a step of depositing a gate insulating film material 301 on the upper surface of the semiconductor substrate 2 is performed.
  • the gate insulating film material 301 is deposited from the first portion 10 to the second portion 20 of the semiconductor substrate 2. Further, the gate insulating film material 301 is deposited on the inner surface of the trench 70.
  • SiO 2 can be used as the gate insulating film material 301.
  • a step of etching the gate insulating film material 301 deposited on the semiconductor substrate 2 is performed.
  • the etching is performed so that a part of the gate insulating film material 301 remains on the inner surface of the trench 70.
  • a gate insulating film 71 is formed by the gate insulating film material 301 remaining on the inner surface of the trench 70.
  • a part of the gate insulating film material 301 remains on the upper surface of the semiconductor substrate 2 from the first portion 10 to the second portion 20.
  • a step of depositing a gate electrode material 302 on the gate insulating film 71 is performed.
  • the gate electrode material 302 is deposited on the remaining gate insulating film material 301 from the first portion 10 to the second portion 20 of the semiconductor substrate 2.
  • the gate electrode material 302 is deposited inside the trench 70.
  • the gate electrode material 302 is deposited inside the gate insulating film 71.
  • a step of etching the gate electrode material 302 is performed.
  • the etching is performed so that a part of the gate electrode material 302 remains in the trench 70.
  • a gate electrode 72 is formed inside the trench 70.
  • a part of the gate electrode material 302 remains on the upper surface 21 of the second portion 20.
  • a part of the gate electrode material 302 remains in the corner 40 between the side surface 12 of the first portion 10 and the upper surface 21 of the second portion 20.
  • a step of forming a mask 201 on the first portion 10 and the second portion 20 of the semiconductor substrate 2 is performed.
  • the mask 201 is formed so as to cover the entire first portion 10. Further, the mask 201 is formed so as to cover a part of the second portion 20.
  • the mask 201 covers the gate insulating film 71 and the gate electrode 72. Further, the mask 201 is formed so that a portion where the first portion 10 and the second portion 20 are adjacent to each other is exposed. That is, the mask 201 is formed so that the gate electrode material 302 remaining on the upper surface 21 of the second portion 20 is exposed.
  • the mask 201 is formed so that the side surface 12 of the first portion 10 is exposed.
  • the gate electrode material 302 at the corner 40 is removed by etching, and then the first portion 10 and the gate insulating film material 301 at the corner 40 are removed by etching.
  • a process of etching the semiconductor substrate 2 is performed with the mask 201 formed.
  • the portion of the upper surface 21 of the second portion 20 that is exposed from the mask 201 is etched.
  • the upper surface 21 (that is, the corner portion 40) of the second portion 20 where the first portion 10 and the second portion 20 are adjacent to each other is etched.
  • the recess 50 is formed at a position where the first portion 10 and the second portion 20 are adjacent to each other.
  • the recess 50 extends along the side surface 12 of the first portion 10.
  • a step of forming FLR 80a by irradiating the recess 50 with impurities is performed. Impurities are injected into the bottom surface 53 of the recess 50, and the FLR 80a is formed under the recess 50.
  • the mask 201 is removed. Further, a step of depositing the insulating film material 303 is performed.
  • SiO 2 can be used as the insulating film material 303.
  • the insulating film material 303 is deposited from the first portion 10 to the second portion 20.
  • the insulating film material 303 is integrated with the gate insulating film 71 remaining on the upper surface 11 of the first portion 10 and the upper surface 21 of the second portion 20. Further, the insulating film material 303 is filled with the insulating film material 303 at the position where the first portion 10 and the second portion 20 are adjacent to each other.
  • the insulating film material 303 is deposited isotropically.
  • the insulating film material 303 is deposited from the bottom surface 53 and the side surfaces 51, 52 of the recess 50.
  • the insulating film material 303 is grown on the first portion 10 and the second portion 20 to be thicker than half the width of the recess 50. For this reason, the insulating film material 303 is filled in the recess 50 without any gap.
  • the insulating film 30 is formed of the insulating film material 303.
  • the insulating film 30 includes a gate insulating film material 301 integrated with the insulating film material 303. The insulating film 30 extends from the first portion 10 to the second portion 20 and fills the recess 50.
  • an unnecessary portion of the insulating film 30 is etched.
  • the insulating film 30 formed on the gate electrode 72 is removed by etching, and the upper surface of the gate electrode 72 is exposed. Further, the insulating film 30 formed on a part of the first part 10 is removed, and a part of the upper surface 11 of the first part 10 is exposed.
  • an interlayer insulating film 73 is formed on the exposed gate electrode 72. Further, the surface electrode 6 is formed on the upper surface 11 of the exposed first portion 10. Next, the drain region 63 is formed on the back surface side of the semiconductor substrate 2. Further, the back electrode 7 is formed on the back surface of the semiconductor substrate 2. In this way, the semiconductor device 1 shown in FIG. 1 is manufactured.
  • the insulating film 30 when the insulating film 30 is formed, since the insulating film 30 is filled in the recess 50, the insulating film 30 is densely deposited at a position where the first portion 10 and the second portion 20 are adjacent to each other. To do. Thereby, even if the insulating film 30 becomes high temperature, generation
  • the floating region 67 is an example of “first region”, and the drift region 65 is an example of “second region”.
  • the angle ⁇ formed by the second side surface 52 of the recess 50 and the side surface 12 of the first portion 10 is 90 degrees or less.
  • the second side surface 52 of the recess 50 is inclined obliquely downward toward the first portion 10.
  • the depth d of the recess 50 is continuously increased toward the first portion 10.
  • the volume of the recess 50 in the second embodiment is smaller than the volume of the recess 50 in the first embodiment.
  • the bottom surface 53 of the recess 50 is curved.
  • the insulating film 30 can be densely filled in the recess 50. Thereby, it can further suppress that a void and a crack generate
  • the angle ⁇ formed by the second side surface 52 of the recess 50 and the side surface 12 of the first portion 10 is set to 45 degrees or less.
  • the deep region 69 is formed in the first portion 10 of the semiconductor substrate 2.
  • the deep region 69 is a p-type region.
  • the deep region 69 is formed in a range exposed to the first side surface 51 of the recess 50.
  • the deep region 69 is separated from the base region 62 and the floating region 67 by the drift region 65.
  • the recess 50 When forming the deep region 69, the recess 50 is irradiated with impurities as shown in FIG. A part of the irradiated impurities is reflected by the second side surface 52 of the recess 50 and is injected into the first portion 10 of the semiconductor substrate 2. Thereby, a deep region 69 is formed in the first portion 10. Further, another part of the impurity irradiated to the recess 50 is injected into the bottom surface 53 and the second side surface 52 of the recess 50. Thereby, FLR 80a is formed. The FLR 80 a is formed in a range exposed to the second side surface 52 and the bottom surface 53 of the recess 50.
  • the depletion layer extends from the boundary between the deep region 69 and the drift region 65 to the periphery. Therefore, electric field concentration around the recess 50 and around the bottom surface 75 of the trench 70 can be reduced. Thereby, deterioration of the insulating film 30 and the gate insulating film 71 can be suppressed.
  • the depletion layer since the donor concentration in the drift region 65 is lowered, the depletion layer easily spreads from the boundary between the base region 62 and the drift region 65 to the periphery. Thereby, electric field concentration around the recess 50 and around the bottom surface 75 of the trench 70 can be reduced.
  • the method of forming the recess 50 in the second portion 20 of the semiconductor substrate 2 is not limited to the above embodiment.
  • the fourth embodiment as shown in FIG. 18, when the thick first portion 10 and the thin second portion 20 are formed by etching a part of the semiconductor substrate 2, the first portion 10 adjacent to the first portion 10 is formed.
  • the phenomenon that the recess 50 is formed on the upper surface 21 of the two portions 20 is used.
  • the semiconductor substrate 2 is etched, the portion where the first portion 10 and the second portion 20 are adjacent is etched more than the surrounding portion. That is, the corner 40 between the side surface 12 of the first portion 10 and the upper surface 21 of the second portion 20 is etched deeper than the surroundings.
  • the recessed part 50 extended in the thickness direction (z direction) of the semiconductor substrate 2 is formed.
  • the second side surface 52 of the formed recess 50 is inclined.
  • the angle ⁇ formed by the second side surface 52 of the recess 50 and the side surface 12 of the first portion 10 is set to 90 degrees or less or 45 degrees or less.
  • the breakdown voltage structure formed in the peripheral region 4 is an FLR structure in which a plurality of FLRs 80 are formed, but is not limited to this configuration.
  • the pressure resistant structure may be a RESURF structure.
  • the MOSFET is described as an example of the semiconductor element, but the present invention is not limited to this configuration.
  • the semiconductor element may be an IGBT (Insulated Gate Bipolar Transistor).
  • a plurality of first conductivity type field limiting rings may be formed in the second portion.
  • a field limiting ring closest to the first part is preferably formed below the recess.
  • the width of the concave portion in the direction in which the first portion and the second portion are adjacent is not more than twice the thickness of the insulating film formed on the upper surface of the second portion.
  • a trench may be formed on the upper surface of the first portion.
  • the semiconductor substrate includes a first conductivity type first region formed around the bottom of the trench, and a second conductivity type second region formed between the field limiting ring closest to the first portion and the first region. And a region.
  • the bottom surface of the trench is located below the bottom surface of the recess, and the distance from the bottom surface of the trench to the bottom surface of the recess in the thickness direction of the semiconductor substrate is shorter than the distance from the bottom surface of the recess to the top surface of the second portion. Is preferred.
  • the angle formed between the side surface of the recess and the side surface of the first portion may be 90 degrees or less.
  • the angle formed between the side surface of the recess and the side surface of the first portion may be 45 degrees or less.
  • the depth of the recess may continuously increase toward the first portion.
  • the method for manufacturing a semiconductor device may further include a step of irradiating the recess with an impurity to form a field limiting ring under the recess.

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Abstract

　半導体装置１は、半導体素子が形成された半導体基板２と、半導体基板２の上に形成された絶縁膜３０とを備えている。半導体基板２は、第１部分１０と、第１部分１０より厚みが薄い第２部分２０を備えている。第２部分２０の上面２１が第１部分１０の上面１１より下方に位置している。第１部分１０と第２部分２０が隣り合う位置になる第２部分２０の上面２１に半導体基板２の厚み方向に延びる凹部５０が形成されている。絶縁膜３０は、第１部分１０から第２部分２０にわたって延びており、凹部５０を充填している。

Description

半導体装置とその製造方法
　本明細書に開示する技術は、半導体装置と、半導体装置の製造方法に関する。
　特許文献１（特開２０１１－１０１０３６号公報）に開示されている半導体装置は、半導体基板と、半導体基板の上に形成された絶縁膜を備えている。半導体基板は、第１部分と、第１部分より厚みが薄い第２部分を備えており、第１部分と第２部分は隣り合っている。第２部分の上面は、第１部分の上面より下方に位置している。絶縁膜は、第１部分から第２部分にわたって延びている。
　特許文献１の半導体装置では、熱応力によって、絶縁膜にボイドやひび割れが発生することがあった。例えば、半導体装置に電流が流れたときに半導体基板が発熱し、半導体基板の上の絶縁膜の温度が高くなり、絶縁膜が高温になることによりボイドが発生することがあった。また、半導体装置の作動中だけでなく、半導体基板の上に絶縁膜を形成するときに、絶縁膜の内部に応力が生じてひび割れが発生することがあった。特に、厚みが異なる第１部分と第２部分が隣り合う部分では、周囲の部分に比べて、半導体基板の上の絶縁膜にボイドやひび割れが発生しやすくなっていた。そのため、ボイドやひび割れにより絶縁膜の耐圧が低下するという問題があった。そこで本明細書は、絶縁膜の耐圧低下を抑制できる技術を提供する。
　本明細書に開示する半導体装置は、半導体素子が形成された半導体基板と、半導体基板の上に形成された絶縁膜とを備えている。半導体基板は、第１部分と、第１部分より厚みが薄い第２部分とを備えている。第２部分の上面は、第１部分の上面より下方に位置している。第１部分と第２部分が隣り合う位置にある第２部分の上面に、前記半導体基板の厚み方向に延びる凹部が形成されている。絶縁膜は、第１部分から第２部分にわたって延びており、凹部を充填している。第１部分と第２部分が隣り合う位置にある第２部分とは、第２部分のうちの第１部分に隣接する範囲をいう。
　このような構成によると、第１部分と第２部分が隣り合う位置では、絶縁膜が凹部を充填しているので、その凹部によって絶縁膜の変位・変形が拘束される。このため、絶縁膜が高温になっても、絶縁膜が拡がらないので、絶縁膜にボイドやひび割れが発生することを抑制できる。例えば、通電により半導体基板が発熱し、第１部分と第２部分が隣り合う位置にある絶縁膜が高温になっても、この部分の絶縁膜にボイドが発生することを抑制できる。また、製造工程中に絶縁膜に内部応力が加わった場合でも、第１部分と第２部分が隣り合う位置にある絶縁膜にひび割れが生じることを抑制できる。したがって、この構成によれば、絶縁膜の耐圧低下を抑制できる。
　本明細書に開示する製造方法では、第１部分と、第１部分より厚みが薄い第２部分を備え、第２部分の上面が第１部分の上面より下方に位置している半導体基板を利用する半導体装置を製造する。この製造方法は、第１部分と第２部分が隣り合う位置にある第２部分の上面に、半導体基板の厚み方向に延びる凹部を形成する工程と、半導体基板の上に、第１部分から第２部分に亘って延びるとともに凹部を充填する絶縁膜を形成する工程を備えている。
半導体装置の上面図である。 図１のII－II断面図である。 図２の要部IIIの拡大図である。 半導体装置の製造方法を説明する図である（１）。 半導体装置の製造方法を説明する図である（２）。 半導体装置の製造方法を説明する図である（３）。 半導体装置の製造方法を説明する図である（４）。 半導体装置の製造方法を説明する図である（５）。 半導体装置の製造方法を説明する図である（６）。 半導体装置の製造方法を説明する図である（７）。 半導体装置の製造方法を説明する図である（８）。 半導体装置の製造方法を説明する図である（９）。 半導体装置の製造方法を説明する図である（１０）。 半導体装置の製造方法を説明する図である（１１）。 他の実施例に係る半導体装置の要部の拡大図である。 更に他の実施例に係る半導体装置の製造方法を説明する図である。 更に他の実施例に係る半導体装置の製造方法を説明する図である。 更に他の実施例に係る半導体装置の要部の拡大図である。
（第１実施例）
　以下、実施例について添付図面を参照して説明する。図１に示すように、第１実施例に係る半導体装置１は、矩形状の半導体基板２を備えている。半導体基板２は、炭化ケイ素（ＳｉＣ）により形成されている。他の例では、半導体基板２は、シリコン（Ｓｉ）や窒化ガリウム（ＧａＮ）等により形成されていてもよい。半導体基板２の内部には、半導体素子が形成されている。
　半導体基板２には、素子領域３および周辺領域４が形成されている。素子領域３は、周辺領域４より内側に形成されている。素子領域３には、半導体素子が形成されている。本実施例では、素子領域３に縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。周辺領域４は、素子領域３より外側に形成されている。周辺領域４には、耐圧構造が形成されている。図１では、図の見易さを考慮して、素子領域３内にトレンチ７０のみを示し、周辺領域４内にフィールドリミティングリング８０のみを示している。
　図２に示すように、半導体装置１は、半導体基板２、絶縁膜３０、表面電極６および裏面電極７を備えている。
　半導体基板２は、第１部分１０および第２部分２０を備えている。第１部分１０に素子領域３が形成されている。第２部分２０に周辺領域４が形成されている。第２部分２０の厚みは、第１部分１０の厚みより薄い。第１部分１０と第２部分２０は、隣り合って形成されている。第１部分１０と第２部分２０の厚みの違いにより、第１部分１０の上面１１と第２部分２０の上面２１の間には段差がある。第２部分２０の上面２１が第１部分１０の上面１１より下方に位置している。
　半導体基板２の第１部分１０には複数のトレンチ７０が形成されている。また、第１部分１０には、ソース領域６１、ベース領域６２、ドリフト領域６５、ドレイン領域６３、および、フローティング領域６７が形成されている。
　トレンチ７０は、第１部分１０の上面１１に形成された凹部である。トレンチ７０は、半導体基板２の厚み方向（ｚ方向）に延びている。トレンチ７０は、半導体基板２の上面からソース領域６１およびベース領域６２を貫通してドリフト領域６５に達する深さまで延びている。
　トレンチ７０の内面にはゲート絶縁膜７１が形成されている。トレンチ７０の内部にはゲート電極７２が配置されている。ゲート絶縁膜７１は、トレンチ７０の内面に酸化膜が堆積することにより形成されている。ゲート絶縁膜７１としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。ゲート電極７２は、ゲート絶縁膜７１より内側に充填されている。ゲート電極７２は、ゲート絶縁膜７１により、半導体基板２から絶縁されている。ゲート電極７２は、例えばアルミニウムやポリシリコンから形成されている。ゲート電極７２の上には層間絶縁膜７３が配置されている。
　ソース領域６１は、ｎ型の領域である。ソース領域６１は、ｎ型不純物濃度が高い。ソース領域６１は、半導体基板２の表層部に形成されている。ソース領域６１は、半導体基板２の上面に露出する範囲に島状に形成されている。ソース領域６１は、表面電極６に接している。ソース領域６１は、表面電極６に対してオーミック接続され、表面電極６に導通している。ソース領域６１は、ゲート絶縁膜７１に接している。
　ベース領域６２は、ｐ型の領域である。ベース領域６２は、ソース領域６１の周囲に形成されている。ベース領域６２は、ソース領域６１の横および下に形成されている。ベース領域６２は、ゲート絶縁膜７１に接している。ベース領域６２は、ベースコンタクト領域１２１および低濃度ベース領域１２２を備えている。ベースコンタクト領域１２１は、不純物濃度が高い。低濃度ベース領域１２２の不純物濃度は、ベースコンタクト領域１２１の不純物濃度より低い。
　ベースコンタクト領域１２１は、半導体基板２の表層部に形成されている。ベースコンタクト領域１２１は、半導体基板２の表面に露出する範囲に島状に形成されている。ベースコンタクト領域１２１は、表面電極６に接している。ベースコンタクト領域１２１は、表面電極６に対してオーミック接続され、表面電極６に導通している。
　低濃度ベース領域１２２は、ソース領域６１およびベースコンタクト領域１２１の下に形成されている。低濃度ベース領域１２２は、ベースコンタクト領域１２１よりもｐ型不純物濃度が低い。低濃度ベース領域１２２によってソース領域６１がドリフト領域６５から分離されている。
　ドリフト領域６５は、ｎ型の領域である。ドリフト領域６５は、ソース領域６１よりもｎ型不純物濃度が低い。ドリフト領域６５は、ベース領域６２の下に形成されている。ドリフト領域６５は、ゲート絶縁膜７１に接している。
　ドレイン領域６３は、ｎ型の領域である。ドレイン領域６３は、ドリフト領域６５よりもｎ型不純物濃度が高い。ドレイン領域６３は、ドリフト領域６５の下に形成されている。ドレイン領域６３は、半導体基板２の裏面に露出する範囲に形成されている。ドレイン領域６３は、裏面電極７に接している。ドレイン領域６３は、裏面電極７に対してオーミック接続され、裏面電極７に導通している。
　フローティング領域６７は、ｐ型の領域である。フローティング領域６７は、トレンチ７０の底部の周囲に形成されている。フローティング領域６７は、トレンチ７０の底部に接している。フローティング領域６７の周囲には、ドリフト領域６５が形成されている。フローティング領域６７は、ドリフト領域６５に囲まれている。フローティング領域６７は、ドリフト領域６５によってベース領域６２から分離されている。複数のフローティング領域６７は、ドリフト領域６５によって互いに分離されている。
　半導体基板２の第２部分２０の上面２１には、凹部５０が形成されている。また、第２部分２０には、複数のフィールドリミティングリング８０、および、周辺ドリフト領域８２が形成されている。
　図３に示すように、凹部５０は、第１部分１０と第２部分２０が隣り合う位置に形成されている。凹部５０は、第２部分２０の上面２１に形成されている。凹部５０は、半導体基板２の厚み方向（ｚ方向）に延びている。凹部５０は、第１部分１０の側面１２に沿って延びている。第２部分２０の上面２１をエッチングすることにより凹部５０が形成される。
　凹部５０は、第１側面５１、第２側面５２、および、底面５３を備えている。第１側面５１と第２側面５２は、向かい合っている。第１側面５１は、第１部分１０側の側面であり、第２側面５２は、第２部分２０側の側面である。第１側面５１と第２側面５２は、半導体基板２の厚み方向（ｚ方向）に延びている。凹部５０の第１側面５１は、第１部分１０の側面１２から下方に延びている。
　凹部５０の底面５３は、第１側面５１と第２側面５２の間に形成されている。凹部５０の底面５３は、トレンチ７０の底面７５よりも上側に位置している。半導体基板２の厚み方向（ｚ方向）において、トレンチ７０の底面７５から凹部５０の底面５３までの距離Ｌ１は、凹部５０の底面５３から第２部分２０の上面２１までの距離Ｌ２より短い。すなわち、半導体基板２の厚み方向において、凹部５０の底面５３は、第２部分２０の上面２１よりもトレンチ７０の底面７５に近い位置にある。
　また、第１部分１０と第２部分２０が隣り合う方向（ｙ方向）における凹部５０の幅ｗは、第２部分２０の上面２１に形成された絶縁膜３０の厚みｔの２倍以下である。凹部５０の幅ｗは、第１側面５１と第２側面５２の間の距離に相当する。
　複数のフィールドリミティングリング８０（以下、「フィールドリミティングリング」を「ＦＬＲ」（Field Limiting Ring）と称する。）は、図１に示すように、第１部分１０から第２部分２０に向かう方向に間隔をあけて形成されている。ＦＬＲ８０は、ｐ型の領域である。ＦＬＲ８０は、ｐ型不純物濃度が高い。
　図２に示すように、複数のＦＬＲ８０のうち、第１部分１０に最も近いＦＬＲ８０を符号「８０ａ」で示し、それ以外のＦＬＲ８０を符号「８０ｂ」で示す。第１部分１０に最も近いＦＬＲ８０ａは、凹部５０の下に形成されている。ＦＬＲ８０ａは、凹部５０の底面５３に露出する範囲に形成されている。ＦＬＲ８０ａは、フローティング領域６７と同じ深さに形成されていることが好ましい。ＦＬＲ８０ａとフローティング領域６７の間にはドリフト領域６５が形成されている。ＦＬＲ８０ａは、ドリフト領域６５によりフローティング領域６７から分離されている。ＦＬＲ８０ｂは、第２部分２０の上面２１に露出する範囲に形成されている。
　周辺ドリフト領域８２は、ＦＬＲ８０の周囲に形成されている。周辺ドリフト領域８２は、複数のＦＬＲ８０の間とその下方に形成されている。
　表面電極６は、半導体基板２の第１部分１０の上面１１に形成されている。表面電極６は、層間絶縁膜７３によりゲート電極７２から絶縁されている。裏面電極７は、半導体基板２の第１部分１０および第２部分２０の裏面に形成されている。表面電極６および裏面電極７は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属から形成されている。
　絶縁膜３０は、半導体基板２の上に形成されている。絶縁膜３０としては、シリコン酸化膜（ＳｉＯ２）を用いることができる。絶縁膜３０は、ゲート絶縁膜７１と同じ材料により形成されている。絶縁膜３０は、酸化膜を堆積させることにより形成できる。絶縁膜３０は、半導体基板２の上面を覆っている。絶縁膜３０は、半導体基板２の第１部分１０から第２部分２０に亘って延びている。絶縁膜３０は、第１部分１０の上面１１の一部、第１部分１０の側面１２、および、第２部分２０の上面２１を覆っている。また、絶縁膜３０は、ＦＬＲ８０の上面を覆っている。また、絶縁膜３０は、凹部５０を覆っている。絶縁膜３０は、凹部５０内に密に充填されている。絶縁膜３０は、凹部５０の側面５１、５２および底面５３に密着している。
　上記の構成を備える半導体装置１を使用するときは、表面電極６と裏面電極７の間に裏面電極７がプラスとなる電圧を印加する。また、ゲート電極７２にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加する。ゲート電極７２にオン電位を印加すると、ゲート絶縁膜７１に接する範囲の低濃度ベース領域１２２にチャネルが形成される。これにより、ＭＯＳＦＥＴがオンになる。そうすると、電子が、表面電極６から、ソース領域６１、低濃度ベース領域１２２に形成されたチャネル、ドリフト領域６５、及び、ドレイン領域６３を介して、裏面電極７に流れる。よって、裏面電極７から表面電極６に電流が流れる。
　半導体装置１に電流が流れると、半導体基板２が発熱し、半導体基板２の上に形成された絶縁膜３０が高温になる。一般に、第１部分１０と第２部分２０が隣り合う部分のように段差が形成されている部分では、その段差を覆う部分の絶縁膜が熱応力により変形し易い。このため、段差を覆う絶縁膜中でボイドが発生しやすいという問題がある。これに対し、上記の半導体装置１によれば、第１部分１０と第２部分２０が隣り合う位置にある第２部分２０の上面２１に凹部５０が形成されており、絶縁膜３０が凹部５０に充填されている。これにより、絶縁膜３０が高温になっても、凹部５０に絶縁膜３０が詰まっているので、凹部５０によって拘束されることで絶縁膜３０の変形が抑制される。このため、第１部分１０と第２部分２０が隣り合う部分において絶縁膜３０にボイドが発生することを抑制できる。また、凹部５０により絶縁膜３０が横に拡がらないので、絶縁膜３０にひび割れが発生することを抑制できる。このように、絶縁膜３０におけるボイドやひび割れの発生を抑制できるので、絶縁膜３０の耐圧低下を抑制できる。
　また、上記の半導体装置１では、凹部５０の幅ｗが第２部分２０の上面２１に形成される絶縁膜３０の厚みｔの２倍以下であるので、絶縁膜３０を凹部５０に密に充填できる。すなわち、絶縁膜３０を形成するときは、絶縁膜３０を第２部分２０の上に堆積させてゆく。このとき、凹部５０の幅ｗが絶縁膜３０の厚みｔの２倍以下であると、絶縁膜３０が第２部分２０の上面２１に厚みｔだけ堆積する前に、幅ｗの凹部５０が絶縁膜３０によって全て満たされる。よって、絶縁膜３０を凹部５０に密に充填できる。
　また、上記の半導体装置１では、トレンチ７０の底部の周囲にｐ型フローティング領域６７が形成されている。そのため、半導体装置１がオフしているときに、ｐ型フローティング領域６７とｎ型ドリフト領域６５の境界から、ドリフト領域内に空乏層が拡がる。ｐ型ＦＬＲ８０ａとｎ型ドリフト領域６５の境界からもドリフト領域内に空乏層が拡がる。トレンチ７０の底面７５から凹部５０の底面５３までの距離Ｌ１が、凹部５０の底面５３から第２部分２０の上面２１までの距離Ｌ２より短いと、フローティング領域６７から拡がった空乏層とｐ型ＦＬＲ８０ａから拡がった空乏層が連続する。これにより、凹部５０の底面５３近傍における電界集中を緩和でき、凹部５０の底面５３を覆う絶縁膜３０の劣化を抑制できる。
　次に、上記の構成を備える半導体装置１の製造方法について説明する。半導体装置１は、ドリフト領域６５及び周辺ドリフト領域８２と略同じｎ型不純物を有するｎ型の半導体基板２から製造される。まず、図４に示すように半導体基板２を加工する。すなわち、半導体基板２が厚い第１部分１０と薄い第２部分２０を有するように加工する。また、半導体基板２に、トレンチ７０、ソース領域６１、ベース領域６２、フローティング領域６７、ＦＬＲ８０ｂを形成する。これらの加工は、公知の技術を用いることができるので、詳細な説明を省略する。
　次に、図５に示すように、半導体基板２の上面にゲート絶縁膜材料３０１を堆積させる工程を行う。ゲート絶縁膜材料３０１は、半導体基板２の第１部分１０から第２部分２０に亘って堆積する。また、ゲート絶縁膜材料３０１は、トレンチ７０の内面に堆積する。ゲート絶縁膜材料３０１としては、例えばＳｉＯ２を用いることができる。
　次に、図６に示すように、半導体基板２の上に堆積したゲート絶縁膜材料３０１をエッチングする工程を行う。ゲート絶縁膜材料３０１をエッチングするときは、トレンチ７０の内面にゲート絶縁膜材料３０１の一部が残存するようにエッチングする。トレンチ７０の内面に残存したゲート絶縁膜材料３０１によりゲート絶縁膜７１が形成される。また、半導体基板２の上面にも、第１部分１０から第２部分２０に亘ってゲート絶縁膜材料３０１の一部が残存する。
　次に、図７に示すように、ゲート絶縁膜７１の上にゲート電極材料３０２を堆積させる工程を行う。ゲート電極材料３０２は、半導体基板２の第１部分１０から第２部分２０に亘って、残存したゲート絶縁膜材料３０１の上に堆積する。また、ゲート電極材料３０２は、トレンチ７０の内部に堆積する。ゲート電極材料３０２は、ゲート絶縁膜７１の内側に堆積する。ゲート電極材料３０２としては、ポリシリコンを用いることができる。
　次に、図８に示すように、ゲート電極材料３０２をエッチングする工程を行う。ゲート電極材料３０２をエッチングするときは、トレンチ７０の内部にゲート電極材料３０２の一部が残存するようにエッチングする。トレンチ７０の内部にゲート電極材料３０２が残存することにより、トレンチ７０の内部にゲート電極７２が形成される。また、第１部分１０と第２部分２０が隣り合う部分において、ゲート電極材料３０２の一部が第２部分２０の上面２１に残存する。ゲート電極材料３０２の一部は、第１部分１０の側面１２と第２部分２０の上面２１の間の角部４０に残存する。
　次に、図９に示すように、半導体基板２の第１部分１０と第２部分２０の上にマスク２０１を形成する工程を行う。マスク２０１は、第１部分１０の全体を覆うように形成される。また、マスク２０１は、第２部分２０の一部を覆うように形成される。マスク２０１は、ゲート絶縁膜７１およびゲート電極７２を覆う。また、マスク２０１は、第１部分１０と第２部分２０が隣り合う部分が露出するように形成される。すなわち、マスク２０１は、第２部分２０の上面２１に残存したゲート電極材料３０２が露出するように形成される。また、マスク２０１は、第１部分１０の側面１２が露出するように形成される。
　次に、エッチングにより角部４０のゲート電極材料３０２を除去し、その後、エッチングにより第１部分１０及び角部４０のゲート絶縁膜材料３０１を除去する。次に、図１０に示すように、マスク２０１が形成された状態で、半導体基板２をエッチングする工程を行う。この工程では、第２部分２０の上面２１のうちのマスク２０１から露出した部分がエッチングされる。具体的には、第１部分１０と第２部分２０が隣り合う位置にある第２部分２０の上面２１（すなわち、角部４０）がエッチングされる。エッチングにより、第１部分１０と第２部分２０が隣り合う位置に凹部５０が形成される。凹部５０は、第１部分１０の側面１２に沿って延びる。
　次に、図１１に示すように、凹部５０に不純物を照射してＦＬＲ８０ａを形成する工程を行う。不純物が凹部５０の底面５３に注入され、ＦＬＲ８０ａが凹部５０の下に形成される。
　次に、図１２に示すように、マスク２０１を除去する。また、絶縁膜材料３０３を堆積させる工程を行う。絶縁膜材料３０３としては、例えばＳｉＯ２を用いることができる。絶縁膜材料３０３は、第１部分１０から第２部分２０にわたって堆積する。絶縁膜材料３０３は、第１部分１０の上面１１および第２部分２０の上面２１に残存しているゲート絶縁膜７１と一体になる。また、絶縁膜材料３０３は、第１部分１０と第２部分２０が隣り合う位置において、絶縁膜材料３０３が凹部５０に充填される。絶縁膜材料３０３は、等方的に堆積してゆく。よって、凹部５０では、絶縁膜材料３０３が凹部５０の底面５３および側面５１、５２から堆積する。また、ここでは、第１部分１０及び第２部分２０上に、凹部５０の幅の半分よりも厚く絶縁膜材料３０３を成長させる。このため凹部５０内に隙間なく絶縁膜材料３０３が充填される。絶縁膜材料３０３により絶縁膜３０が形成される。絶縁膜３０は、絶縁膜材料３０３と一体になったゲート絶縁膜材料３０１を含んでいる。絶縁膜３０は、第１部分１０から第２部分２０にわたって延び、凹部５０に充填されている。
　次に、図１３に示すように、絶縁膜３０の不要な部分をエッチングする工程を行う。エッチングにより、ゲート電極７２の上に形成された絶縁膜３０が除去され、ゲート電極７２の上面が露出する。また、第１部分１０の一部の上に形成された絶縁膜３０が除去され、第１部分１０の上面１１の一部が露出する。
　次に、図１４に示すように、露出したゲート電極７２の上に層間絶縁膜７３を形成する。また、露出した第１部分１０の上面１１に表面電極６を形成する。次に、半導体基板２の裏面側にドレイン領域６３を形成する。また、半導体基板２の裏面に裏面電極７を形成する。このようにして、図１に示す半導体装置１が製造される。
　上記の製造方法によれば、絶縁膜３０を形成するときに、凹部５０に絶縁膜３０が充填されるので、第１部分１０と第２部分２０が隣り合う位置において絶縁膜３０が密に堆積する。これにより、絶縁膜３０が高温になっても、絶縁膜３０にボイドが発生することを抑制できる。また、絶縁膜３０が膨張したときに、凹部５０に充填された絶縁膜３０の変位が凹部５０の側面５１、５２により拘束される。これにより、絶縁膜３０の変位が抑制され、絶縁膜３０にひび割れが発生することを抑制できる。
（対応関係）
　上記の実施例では、フローティング領域６７が、「第１領域」の一例であり、ドリフト領域６５が、「第２領域」の一例である。
　以上、一実施例について説明したが、具体的な態様は上記実施例に限定されるものではない。以下の説明において、上述の説明における構成と同様の構成については、同一の符号を付して説明を省略する。
（第２実施例）
　第２実施例では、図１５に示すように、凹部５０の第２側面５２と第１部分１０の側面１２のなす角度θを９０度以下とする。凹部５０の第２側面５２は、第１部分１０に向かって斜め下方に傾斜している。凹部５０の深さｄは、第１部分１０に向かって連続的に深くなっている。第２実施例における凹部５０の容積は、第１実施例における凹部５０の容積より小さい。凹部５０の底面５３は、湾曲している。
　第２実施例の半導体装置１によれば、凹部５０の容積が小さいので絶縁膜３０を凹部５０に密に充填できる。これにより、凹部５０に充填された絶縁膜３０にボイドやひび割れが発生することを更に抑制できる。また、凹部５０の深さｄが連続的に変化し、急激に変化しない。これにより、凹部５０の周囲における電界集中を緩和できる。その結果、凹部５０を覆う絶縁膜３０の劣化を抑制できる。
（第３実施例）
　第３実施例では、図１６に示すように、凹部５０の第２側面５２と第１部分１０の側面１２のなす角度θを４５度以下とする。また、第３実施例では、半導体基板２の第１部分１０にディープ領域６９を形成する。ディープ領域６９は、ｐ型の領域である。ディープ領域６９は、凹部５０の第１側面５１に露出する範囲に形成されている。ディープ領域６９は、ドリフト領域６５により、ベース領域６２およびフローティング領域６７から分離されている。
　ディープ領域６９を形成するときは、図１７に示すように、凹部５０に不純物を照射する。照射された不純物の一部が凹部５０の第２側面５２で反射して半導体基板２の第１部分１０に注入される。これにより、第１部分１０にディープ領域６９が形成される。また、凹部５０に照射された不純物の他の一部は、凹部５０の底面５３および第２側面５２に注入される。これにより、ＦＬＲ８０ａが形成される。ＦＬＲ８０ａは、凹部５０の第２側面５２および底面５３に露出する範囲に形成される。
　第３実施例の半導体装置１によれば、ディープ領域６９とドリフト領域６５の境界から周囲に空乏層が拡がる。そのため、凹部５０の周囲やトレンチ７０の底面７５の周囲における電界集中を緩和することができる。これにより、絶縁膜３０やゲート絶縁膜７１の劣化を抑制できる。また、ドリフト領域６５におけるドナー濃度が低くなるので、ベース領域６２とドリフト領域６５の境界から周囲に空乏層が拡がりやすくなる。これにより、凹部５０の周囲やトレンチ７０の底面７５の周囲における電界集中を緩和することができる。
（第４実施例）
　半導体基板２の第２部分２０に凹部５０を形成する方法は、上記の実施例に限定されるものではない。第４実施例では、図１８に示すように、半導体基板２の一部をエッチングして厚い第１部分１０と薄い第２部分２０を形成するときに、第１部分１０に隣接する位置の第２部分２０の上面２１に凹部５０が形成される現象を利用する。半導体基板２をエッチングするときに、第１部分１０と第２部分２０が隣り合う部分では、周囲の部分より多くエッチングされる。すなわち、第１部分１０の側面１２と第２部分２０の上面２１の間の角部４０が周囲より深くエッチングされる。これにより、半導体基板２の厚み方向（ｚ方向）に延びる凹部５０が形成される。形成された凹部５０の第２側面５２は傾斜している。第４実施例では、凹部５０を形成するときに、凹部５０の第２側面５２と第１部分１０の側面１２のなす角度θを９０度以下または４５度以下にする。エッチングの条件を調整することにより、凹部５０の側面と第１部分１０の側面のなす角度θを調整することができる。
　また、上記の実施例では、周辺領域４に形成された耐圧構造は、複数のＦＬＲ８０が形成されたＦＬＲ構造であったが、この構成に限定されるものではない。他の実施例では、耐圧構造がＲＥＳＵＲＦ構造であってもよい。
　また、上記の実施例では、半導体素子の一例としてＭＯＳＦＥＴについて説明したが、この構成に限定されるものではない。他の実施形態では、半導体素子がＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
　以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
　半導体装置において、第２部分には、複数の第１導電型のフィールドリミティングリングが形成されていてもよい。第１部分に最も近いフィールドリミティングリングが凹部の下に形成されていることが好ましい。
　第１部分と第２部分が隣り合う方向における凹部の幅が、第２部分の上面に形成された絶縁膜の厚みの２倍以下であることが好ましい。
　第１部分の上面にトレンチが形成されていてもよい。半導体基板は、トレンチの底部の周囲に形成された第１導電型の第１領域と、第１部分に最も近いフィールドリミティングリングと第１領域の間に形成された第２導電型の第２領域とを備えていることが好ましい。トレンチの底面が凹部の底面よりも下側に位置しており、半導体基板の厚み方向におけるトレンチの底面から凹部の底面までの距離が、凹部の底面から第２部分の上面までの距離より短いことが好ましい。
　凹部の側面と第１部分の側面のなす角度が９０度以下であってもよい。
　凹部の側面と第１部分の側面のなす角度が４５度以下であってもよい。
　凹部の深さが第１部分に向かって連続的に深くなってもよい。
　半導体装置の製造方法において、凹部に不純物を照射して、凹部の下にフィールドリミティングリングを形成する工程を更に備えていてもよい。
１　　　：半導体装置
２　　　：半導体基板
３　　　：素子領域
４　　　：周辺領域
６　　　：表面電極
７　　　：裏面電極
１０　　：第１部分
１１　　：上面
１２　　：側面
２０　　：第２部分
２１　　：上面
３０　　：絶縁膜
４０　　：角部
５０　　：凹部
５１　　：第１側面
５２　　：第２側面
５３　　：底面
６１　　：ソース領域
６２　　：ベース領域
６３　　：ドレイン領域
６５　　：ドリフト領域
６７　　：フローティング領域
６９　　：ディープ領域
７０　　：トレンチ
７１　　：ゲート絶縁膜
７２　　：ゲート電極
７３　　：層間絶縁膜
７５　　：底面
８０　　：フィールドリミティングリング
８２　　：周辺ドリフト領域
１２１　：ベースコンタクト領域
１２２　：低濃度ベース領域
２０１　：マスク
３０１　：ゲート絶縁膜材料
３０２　：ゲート電極材料
３０３　：絶縁膜材料

Claims (9)

  1. 　半導体素子が形成された半導体基板と、
    　前記半導体基板の上に形成された絶縁膜を備え、
    　前記半導体基板は、第１部分と、前記第１部分より厚みが薄い第２部分を備え、前記第２部分の上面が前記第１部分の上面より下方に位置しており、
    　前記第１部分と前記第２部分が隣り合う位置にある前記第２部分の上面に、前記半導体基板の厚み方向に延びる凹部が形成されており、
    　前記絶縁膜は、前記第１部分から前記第２部分に亘って延びており、前記凹部を充填している半導体装置。
  2. 　前記第２部分に、複数のフィールドリミティングリングが形成されており、
    　前記第１部分に最も近い前記フィールドリミティングリングが、前記凹部の下に形成されている請求項１に記載の半導体装置。
  3. 　前記第１部分と前記第２部分が隣り合う方向における前記凹部の幅が、前記第２部分の上面に形成された前記絶縁膜の厚みの２倍以下である請求項１または２に記載の半導体装置。
  4. 　前記フィールドリミティングリングは、第１導電型であり、
    　前記第１部分の上面にトレンチが形成されており、
    　前記トレンチの底面近傍に、第１導電型の第１領域が形成されており、
    　前記第１部分に最も近い前記フィールドリミティングリングと前記第１領域の間に第２導電型の第２領域が存在しており、
    　前記トレンチの底面が前記凹部の底面よりも下側に位置しており、
    　前記半導体基板の厚み方向における前記トレンチの底面から前記凹部の底面までの距離が、前記凹部の底面から前記第２部分の上面までの距離より短い請求項２または３に記載の半導体装置。
  5. 　前記凹部の前記第２部分側の側面と前記第１部分の側面のなす角度が９０度以下である請求項１から４のいずれかの一項に記載の半導体装置。
  6. 　前記凹部の前記第２部分側の側面と前記第１部分の側面のなす角度が４５度以下である請求項１から５のいずれかの一項に記載の半導体装置。
  7. 　前記凹部の深さが前記第１部分に向かって連続的に深くなる請求項１から６のいずれかの一項に記載の半導体装置。
  8. 　第１部分と、前記第１部分より厚みが薄い第２部分を備え、前記第２部分の上面が前記第１部分の上面より下方に位置している半導体基板を利用する半導体装置の製造方法であり、
    　前記第１部分と前記第２部分が隣り合う位置にある前記第２部分の上面に、前記半導体基板の厚み方向に延びる凹部を形成する工程と、
    　前記半導体基板の上に前記第１部分から前記第２部分に亘って延び、前記凹部を充填する絶縁膜を形成する工程を備える半導体装置の製造方法。
  9. 　前記凹部に不純物を注入して、前記凹部の下にフィールドリミティングリングを形成する工程を更に備える請求項８に記載の半導体装置の製造方法。
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