JPH11354791A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- JPH11354791A JPH11354791A JP10165341A JP16534198A JPH11354791A JP H11354791 A JPH11354791 A JP H11354791A JP 10165341 A JP10165341 A JP 10165341A JP 16534198 A JP16534198 A JP 16534198A JP H11354791 A JPH11354791 A JP H11354791A
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Abstract
(57)【要約】
【課題】 セル領域の外周を囲む素子分離領域と電極層
との間に位置するゲート酸化膜の耐圧及び信頼性を向上
できるようにする。 【解決手段】 セル領域の外周部に設けられた素子分離
領域２０の上に、ｎ- 型エピ層２よりも高抵抗の薄膜層
４０をエピタキシャル成長等によって成膜し、この薄膜
層４０上にゲート酸化膜７を介してゲート電極８と電気
的に接続された電極層８ａを備える。このように、素子
分離領域２０上に成膜された薄膜層４０上に、ゲート酸
化膜７を介してゲート電極８に接続される電極層８ａを
備えることによって、結晶欠陥を有する素子分離領域２
０上にゲート酸化膜７を直接形成していないため、ゲー
ト酸化膜７との界面における界面準位を増加させず、ゲ
ート酸化膜７における結晶欠陥の発生を防止することが
できる。これにより、ゲート酸化膜７における耐圧及び
信頼性を向上させることができる。
との間に位置するゲート酸化膜の耐圧及び信頼性を向上
できるようにする。 【解決手段】 セル領域の外周部に設けられた素子分離
領域２０の上に、ｎ- 型エピ層２よりも高抵抗の薄膜層
４０をエピタキシャル成長等によって成膜し、この薄膜
層４０上にゲート酸化膜７を介してゲート電極８と電気
的に接続された電極層８ａを備える。このように、素子
分離領域２０上に成膜された薄膜層４０上に、ゲート酸
化膜７を介してゲート電極８に接続される電極層８ａを
備えることによって、結晶欠陥を有する素子分離領域２
０上にゲート酸化膜７を直接形成していないため、ゲー
ト酸化膜７との界面における界面準位を増加させず、ゲ
ート酸化膜７における結晶欠陥の発生を防止することが
できる。これにより、ゲート酸化膜７における耐圧及び
信頼性を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
【０００２】
【従来の技術】本発明者らは、先に、複数のパワーＭＯ
ＳＦＥＴを備えたセル領域における電界を偏りなく弱く
するための耐圧構造として、特願平１０−６０１９０号
を出願している。この先の出願における耐圧構造を採用
した半導体装置を図５に示す。
ＳＦＥＴを備えたセル領域における電界を偏りなく弱く
するための耐圧構造として、特願平１０−６０１９０号
を出願している。この先の出願における耐圧構造を採用
した半導体装置を図５に示す。
【０００３】図５に示すように、ｎ+ 型半導体基板１０
１上に形成されたｎ- 型エピタキシャル層１０２の表層
部には、ｐ型ベース領域１０３が形成されており、この
ベース領域１０３の表層部にはｎ+ 型ソース領域１０４
が形成されている。また、ｎ + 型ソース領域１０４及び
ｎ- 型エピタキシャル層１０２の間におけるベース領域
１０３の表層部にはチャネル領域となる表面チャネル層
１０５が形成されており、さらに表面チャネル層１０５
の上にはゲート酸化膜１０６を介してゲート電極１０７
が形成されている。このように、ゲート電極１０７への
印加電圧の調整にて、ドレイン電流のスイッチングを行
うＭＯＳＦＥＴをユニットセルとしている。
１上に形成されたｎ- 型エピタキシャル層１０２の表層
部には、ｐ型ベース領域１０３が形成されており、この
ベース領域１０３の表層部にはｎ+ 型ソース領域１０４
が形成されている。また、ｎ + 型ソース領域１０４及び
ｎ- 型エピタキシャル層１０２の間におけるベース領域
１０３の表層部にはチャネル領域となる表面チャネル層
１０５が形成されており、さらに表面チャネル層１０５
の上にはゲート酸化膜１０６を介してゲート電極１０７
が形成されている。このように、ゲート電極１０７への
印加電圧の調整にて、ドレイン電流のスイッチングを行
うＭＯＳＦＥＴをユニットセルとしている。
【０００４】このようなユニットセルが複数形成された
セル領域の外周部領域には、イオン注入によって形成さ
れるｐ型の素子分離領域１０８が備えられており、さら
にこの素子分離領域１０５から所定間隔離間してｐ型ウ
ェル領域１０９が備えられている。このｐ型ウェル領域
１０９はガードリングを構成している。これら素子分離
領域１０８及びｐ型ウェル領域１０９は、セル領域を囲
むように形成されており、電界が偏りなくセル領域から
外側へ延びるようにする（図中の点線参照）ことで、電
界集中を緩和して所定の耐圧を持たせる役割を果たして
いる。
セル領域の外周部領域には、イオン注入によって形成さ
れるｐ型の素子分離領域１０８が備えられており、さら
にこの素子分離領域１０５から所定間隔離間してｐ型ウ
ェル領域１０９が備えられている。このｐ型ウェル領域
１０９はガードリングを構成している。これら素子分離
領域１０８及びｐ型ウェル領域１０９は、セル領域を囲
むように形成されており、電界が偏りなくセル領域から
外側へ延びるようにする（図中の点線参照）ことで、電
界集中を緩和して所定の耐圧を持たせる役割を果たして
いる。
【０００５】
【発明が解決しようとする課題】ゲート電極１０７への
電圧印加の際に、時間遅れなくセル領域全体に電圧が印
加されるように、セル領域の外周においてもゲート電極
１０７を延設して、引回し電極としての役割が果たせる
ようにしている。このため、素子分離領域１０８の上に
おいてもゲート電極１０７が形成される。
電圧印加の際に、時間遅れなくセル領域全体に電圧が印
加されるように、セル領域の外周においてもゲート電極
１０７を延設して、引回し電極としての役割が果たせる
ようにしている。このため、素子分離領域１０８の上に
おいてもゲート電極１０７が形成される。
【０００６】しかしながら、イオン注入によって形成さ
れた素子分離領域１０８は表面荒れや結晶欠陥が生じて
いるため、その上に形成されるゲート酸化膜１０６との
界面における界面準位を増加させると共にゲート酸化膜
１０６に結晶欠陥を発生させ、ゲート酸化膜１０６の耐
圧及び信頼性を低下させるという問題がある。本発明は
上記問題に鑑みて成され、セル領域の外周を囲む素子分
離領域を備えた場合において、素子分離領域と電極層と
の間に位置する絶縁膜の耐圧及び信頼性を向上できる炭
化珪素半導体装置及びその製造方法を提供することを目
的とする。
れた素子分離領域１０８は表面荒れや結晶欠陥が生じて
いるため、その上に形成されるゲート酸化膜１０６との
界面における界面準位を増加させると共にゲート酸化膜
１０６に結晶欠陥を発生させ、ゲート酸化膜１０６の耐
圧及び信頼性を低下させるという問題がある。本発明は
上記問題に鑑みて成され、セル領域の外周を囲む素子分
離領域を備えた場合において、素子分離領域と電極層と
の間に位置する絶縁膜の耐圧及び信頼性を向上できる炭
化珪素半導体装置及びその製造方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、セル領域の外周部に設けられた第２導電
型の素子分離領域（２０）の上に、半導体層（２）より
も高抵抗の第１導電型の半導体薄膜層（４０）を成膜
し、この半導体薄膜層上に第１の絶縁膜（７）を介して
ゲート電極（８）と電気的に接続された電極層（８ａ）
を備えることを特徴としている。
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、セル領域の外周部に設けられた第２導電
型の素子分離領域（２０）の上に、半導体層（２）より
も高抵抗の第１導電型の半導体薄膜層（４０）を成膜
し、この半導体薄膜層上に第１の絶縁膜（７）を介して
ゲート電極（８）と電気的に接続された電極層（８ａ）
を備えることを特徴としている。
【０００８】このように、素子分離領域上に成膜された
半導体薄膜層上に、第１の絶縁膜を介してゲート電極に
接続される電極層を備えることによって、結晶欠陥を有
する素子分離領域上に第１の絶縁膜を直接形成していな
いため、第１絶縁膜との界面における界面準位を増加さ
せず、第１の絶縁膜における結晶欠陥の発生を防止する
ことができる。これにより、第１の絶縁膜における耐圧
及び信頼性を向上させることができる。
半導体薄膜層上に、第１の絶縁膜を介してゲート電極に
接続される電極層を備えることによって、結晶欠陥を有
する素子分離領域上に第１の絶縁膜を直接形成していな
いため、第１絶縁膜との界面における界面準位を増加さ
せず、第１の絶縁膜における結晶欠陥の発生を防止する
ことができる。これにより、第１の絶縁膜における耐圧
及び信頼性を向上させることができる。
【０００９】例えば、請求項３に示すように、薄膜半導
体層は、セル領域においてチャネル領域として働く表面
チャネル層（５）と同様の構成とすることができる。な
お、請求項２に示すように、素子分離領域から所定間隔
離間して形成された第２導電型のウェル領域（２１）、
最外周のウェル領域よりもセル領域から離れる側に張り
出して延設されたフィールドプレート（２２）を備えた
ガードリング構造及びフィールドプレート構造のものに
適用することもできる。
体層は、セル領域においてチャネル領域として働く表面
チャネル層（５）と同様の構成とすることができる。な
お、請求項２に示すように、素子分離領域から所定間隔
離間して形成された第２導電型のウェル領域（２１）、
最外周のウェル領域よりもセル領域から離れる側に張り
出して延設されたフィールドプレート（２２）を備えた
ガードリング構造及びフィールドプレート構造のものに
適用することもできる。
【００１０】請求項４に記載の発明においては、ベース
領域（３）及び素子分離領域（２０）上に高抵抗な第１
導電型の薄膜層（４０）を成膜し、この薄膜層を含む半
導体層（２）上に、ゲート絶縁膜（７）を形成したの
ち、ソース領域（５）と半導体層との間におけるベース
領域及び素子分離領域の上において、薄膜層上にゲート
絶縁膜を介してゲート電極層（８、８ａ）を形成するこ
とを特徴としている。
領域（３）及び素子分離領域（２０）上に高抵抗な第１
導電型の薄膜層（４０）を成膜し、この薄膜層を含む半
導体層（２）上に、ゲート絶縁膜（７）を形成したの
ち、ソース領域（５）と半導体層との間におけるベース
領域及び素子分離領域の上において、薄膜層上にゲート
絶縁膜を介してゲート電極層（８、８ａ）を形成するこ
とを特徴としている。
【００１１】このように、素子分離領域上に薄膜層を成
膜したのち、ゲート絶縁膜を形成することによって、結
晶欠陥を有する素子分離領域上にゲート絶縁膜を直接形
成していないため、ゲート絶縁膜との界面における界面
準位を増加させず、ゲート絶縁膜における結晶欠陥の発
生を防止することができる。これにより、ゲート絶縁膜
における耐圧及び信頼性を向上させることができる。
膜したのち、ゲート絶縁膜を形成することによって、結
晶欠陥を有する素子分離領域上にゲート絶縁膜を直接形
成していないため、ゲート絶縁膜との界面における界面
準位を増加させず、ゲート絶縁膜における結晶欠陥の発
生を防止することができる。これにより、ゲート絶縁膜
における耐圧及び信頼性を向上させることができる。
【００１２】例えば、請求項５に示すように、エピタキ
シャル成長法により薄膜層を成長させることができる。
シャル成長法により薄膜層を成長させることができる。
【００１３】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。本実施形態に示される縦型パワーＭ
ＯＳＦＥＴを図１に示す。この図に基づき縦型パワーＭ
ＯＳＦＥＴの説明を行う。縦型パワーＭＯＳＦＥＴは、
ｎ+ 型の炭化珪素からなる半導体基板１及びこの上に成
長させたｎ- 型炭化珪素エピタキシャル半導体層（以
下、ｎ- 型エピ層という）２を基板とし、この基板にセ
ル領域及びこのセル領域を囲む外周部領域を形成した構
成となっている。
について説明する。本実施形態に示される縦型パワーＭ
ＯＳＦＥＴを図１に示す。この図に基づき縦型パワーＭ
ＯＳＦＥＴの説明を行う。縦型パワーＭＯＳＦＥＴは、
ｎ+ 型の炭化珪素からなる半導体基板１及びこの上に成
長させたｎ- 型炭化珪素エピタキシャル半導体層（以
下、ｎ- 型エピ層という）２を基板とし、この基板にセ
ル領域及びこのセル領域を囲む外周部領域を形成した構
成となっている。
【００１４】セル領域は、複数のＭＯＳＦＥＴで構成さ
れている。本実施形態では、ＭＯＳＦＥＴとして、プレ
ーナ型ＭＯＳＦＥＴを採用している。セル領域における
ｎ- 型エピ層２の表層部には、所定深さを有するｐ+ 型
ベース領域３が複数離間して形成されている。ｐ+ 型ベ
ース領域３には、表層部の所定領域に、該ベース領域３
よりも浅いｎ + 型ソース領域４が形成されている。
れている。本実施形態では、ＭＯＳＦＥＴとして、プレ
ーナ型ＭＯＳＦＥＴを採用している。セル領域における
ｎ- 型エピ層２の表層部には、所定深さを有するｐ+ 型
ベース領域３が複数離間して形成されている。ｐ+ 型ベ
ース領域３には、表層部の所定領域に、該ベース領域３
よりも浅いｎ + 型ソース領域４が形成されている。
【００１５】また、ｐ+ 型ベース領域３の中央部には、
ｎ+ 型ソース領域４と概ね重ならない位置において部分
的に深くされたディープベース層３０を備えている。こ
のディープベース層３０により、該ディープベース層３
０の下のｎ- 型エピ層２を薄くして、ｐ+ 型ベース領域
３と半導体基板１との距離が短くなるようにしている。
ｎ+ 型ソース領域４と概ね重ならない位置において部分
的に深くされたディープベース層３０を備えている。こ
のディープベース層３０により、該ディープベース層３
０の下のｎ- 型エピ層２を薄くして、ｐ+ 型ベース領域
３と半導体基板１との距離が短くなるようにしている。
【００１６】このディープベース層３０によって、ディ
ープベース層３０の下のｎ- 型エピ層２における電界強
度を高くして、この部分でアバランシェブレークダウン
し易くさせ、さらに上記位置にディープベース層３０を
形成することで寄生トランジスタを動作させにくい経路
でサージエネルギーが引き抜けるようにして、Ｌ負荷耐
量を十分に持たせられるようにしている。
ープベース層３０の下のｎ- 型エピ層２における電界強
度を高くして、この部分でアバランシェブレークダウン
し易くさせ、さらに上記位置にディープベース層３０を
形成することで寄生トランジスタを動作させにくい経路
でサージエネルギーが引き抜けるようにして、Ｌ負荷耐
量を十分に持たせられるようにしている。
【００１７】なお、このディープベース層３０は、後述
する素子分離領域２０及びｐ- 型ウェル領域２１よりも
接合深さが深く形成されており、このディープベース層
３０で優先的にアバランシェブレークダウンが起こるよ
うになっている。さらに、複数のｎ+ 型ソース領域４そ
れぞれの間におけるｎ- 型エピ層２およびｐ+ 型ベース
領域３の表面部にはｎ- 型ＳｉＣ層５が延設されてい
る。つまり、ｐ+ 型ベース領域３の表面部においてソー
ス領域４とｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ
層５が配置されている。このｎ+ 型ＳｉＣ層５は、デバ
イスの動作時にデバイス表面においてチャネル形成層と
して機能する。以下、このｎ - 型ＳｉＣ層５を表面チャ
ネル層という。
する素子分離領域２０及びｐ- 型ウェル領域２１よりも
接合深さが深く形成されており、このディープベース層
３０で優先的にアバランシェブレークダウンが起こるよ
うになっている。さらに、複数のｎ+ 型ソース領域４そ
れぞれの間におけるｎ- 型エピ層２およびｐ+ 型ベース
領域３の表面部にはｎ- 型ＳｉＣ層５が延設されてい
る。つまり、ｐ+ 型ベース領域３の表面部においてソー
ス領域４とｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ
層５が配置されている。このｎ+ 型ＳｉＣ層５は、デバ
イスの動作時にデバイス表面においてチャネル形成層と
して機能する。以下、このｎ - 型ＳｉＣ層５を表面チャ
ネル層という。
【００１８】表面チャネル層５は０．３μｍ程度で構成
されている。表面チャネル層５のドーパント濃度は、１
×１０16ｃｍ-3程度の低濃度となっており、かつ、ｎ-
型エピ層２及びｐ+ 型ベース領域３のドーパント濃度以
下となっている。これにより、低オン抵抗化が図られて
いる。表面チャネル層５の上面およびｎ+ 型ソース領域
４の上面には膜厚５０ｎｍ程度のゲート絶縁膜（シリコ
ン酸化膜）７が形成されている。さらに、ゲート絶縁膜
７の上にはポリシリコンからなるゲート電極層８が形成
されており、このゲート電極層８はＬＴＯ（Ｌｏｗ Ｔ
ｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）からなる絶縁膜９
にて覆われている。その上にはソース電極１０が形成さ
れ、ソース電極１０はｎ+ 型ソース領域４およびｐ+ 型
ベース領域３と接している。また、半導体基板１の裏面
には、ドレイン電極１１が形成されている。
されている。表面チャネル層５のドーパント濃度は、１
×１０16ｃｍ-3程度の低濃度となっており、かつ、ｎ-
型エピ層２及びｐ+ 型ベース領域３のドーパント濃度以
下となっている。これにより、低オン抵抗化が図られて
いる。表面チャネル層５の上面およびｎ+ 型ソース領域
４の上面には膜厚５０ｎｍ程度のゲート絶縁膜（シリコ
ン酸化膜）７が形成されている。さらに、ゲート絶縁膜
７の上にはポリシリコンからなるゲート電極層８が形成
されており、このゲート電極層８はＬＴＯ（Ｌｏｗ Ｔ
ｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）からなる絶縁膜９
にて覆われている。その上にはソース電極１０が形成さ
れ、ソース電極１０はｎ+ 型ソース領域４およびｐ+ 型
ベース領域３と接している。また、半導体基板１の裏面
には、ドレイン電極１１が形成されている。
【００１９】一方、外周部領域は、ｎ- 型エピ層２の表
層部においてセル領域を囲むように形成された高抵抗な
ｐ型半導体からなる素子分離領域２０と、ｎ- 型エピ層
２の表層部において素子分離領域２０を数周囲むように
形成された複数のｐ- 型ウェル領域２１と、ｐ- 型ウェ
ル領域２１のうち最も外周側と電気的に接続された電極
２２とを備えて構成されている。
層部においてセル領域を囲むように形成された高抵抗な
ｐ型半導体からなる素子分離領域２０と、ｎ- 型エピ層
２の表層部において素子分離領域２０を数周囲むように
形成された複数のｐ- 型ウェル領域２１と、ｐ- 型ウェ
ル領域２１のうち最も外周側と電気的に接続された電極
２２とを備えて構成されている。
【００２０】素子分離領域２０は、最も外周側に位置す
るｐ+ 型ベース領域３から外側に所定長さ有して延設さ
れており、ソース電極１０と電気的に接続されている。
この素子分離領域２０の上には、表面チャネル層５と同
等の膜厚及びドーピング濃度で構成されたｎ- 型薄膜層
４０が成膜されている。このｎ- 型薄膜層４０は、最も
外周側に位置するｐ+ 型ベース領域３の上に形成された
表面チャネル層５が、素子分離領域２０の上にまで延設
されて形成されている。ｎ- 型薄膜層４０は、素子分離
領域２０の上にエピタキシャル成長等によって成膜され
ている。
るｐ+ 型ベース領域３から外側に所定長さ有して延設さ
れており、ソース電極１０と電気的に接続されている。
この素子分離領域２０の上には、表面チャネル層５と同
等の膜厚及びドーピング濃度で構成されたｎ- 型薄膜層
４０が成膜されている。このｎ- 型薄膜層４０は、最も
外周側に位置するｐ+ 型ベース領域３の上に形成された
表面チャネル層５が、素子分離領域２０の上にまで延設
されて形成されている。ｎ- 型薄膜層４０は、素子分離
領域２０の上にエピタキシャル成長等によって成膜され
ている。
【００２１】そして、ｎ- 型薄膜層４０の上までゲート
酸化膜７が延設されており、さらにゲート酸化膜７の上
に電極層８ａが形成されている。この電極層８ａはゲー
ト電極８と共にパターニングされたものであり、ゲート
電極８と電気的に接触している。この電極層８ａがゲー
ト電極８への電圧印加の時間遅れをなくすための引回し
配線としての役割を果たす。
酸化膜７が延設されており、さらにゲート酸化膜７の上
に電極層８ａが形成されている。この電極層８ａはゲー
ト電極８と共にパターニングされたものであり、ゲート
電極８と電気的に接触している。この電極層８ａがゲー
ト電極８への電圧印加の時間遅れをなくすための引回し
配線としての役割を果たす。
【００２２】ｐ- 型ウェル領域２１はガードリングを構
成するものであり、素子分離領域２０から所定間隔おき
に複数個形成されている。これら素子分離領域２０及び
ガードリングを構成するｐ- 型ウェル領域２１によっ
て、空乏層がよりセル領域の外側に向けて偏りなく延び
るようにできる。電極２２は、ｐ- 型ウェル領域２１の
最も外周に位置するものからセル領域の外側に向かって
延設されており、フィールドプレートを構成している。
成するものであり、素子分離領域２０から所定間隔おき
に複数個形成されている。これら素子分離領域２０及び
ガードリングを構成するｐ- 型ウェル領域２１によっ
て、空乏層がよりセル領域の外側に向けて偏りなく延び
るようにできる。電極２２は、ｐ- 型ウェル領域２１の
最も外周に位置するものからセル領域の外側に向かって
延設されており、フィールドプレートを構成している。
【００２３】なお、接合用ｐ- 型層２０及びｐ- 型ウェ
ル領域２１は、同じ深さ、同じ不純物濃度で構成されて
おり、ｐ+ 型ベース領域３よりも不純物濃度が薄く形成
されている。具体的には、ｐ+ 型ベース領域３が１×１
０18ｃｍ-3、素子分離領域２０及びｐ- 型ウェル領域２
１が１×１０17〜３×１０17ｃｍ-3の不純物濃度となっ
ている。このようにガードリングを構成するｐ- 型ウェ
ル領域２１を低濃度のもので構成しているため、ｐ- 型
ウェル領域２１の間隔を広げても所定の耐圧を確保する
ことができる。
ル領域２１は、同じ深さ、同じ不純物濃度で構成されて
おり、ｐ+ 型ベース領域３よりも不純物濃度が薄く形成
されている。具体的には、ｐ+ 型ベース領域３が１×１
０18ｃｍ-3、素子分離領域２０及びｐ- 型ウェル領域２
１が１×１０17〜３×１０17ｃｍ-3の不純物濃度となっ
ている。このようにガードリングを構成するｐ- 型ウェ
ル領域２１を低濃度のもので構成しているため、ｐ- 型
ウェル領域２１の間隔を広げても所定の耐圧を確保する
ことができる。
【００２４】なお、電極２４は同電位リング（ＥＱＲ）
であり、コンタクト用のｎ+ 型層２７を介してｎ- 型エ
ピ層２と電気的に接続されている。次に、上記構成を有
する縦型パワーＭＯＳＦＥＴの動作について説明する。
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作す
るものであって、ゲート電極層８に電圧を印加しない場
合は、表面チャネル層５においてキャリアは、ｐ+ 型ベ
ース領域３と表面チャネル層５との間の静電ポテンシャ
ルの差、及び表面チャネル層５とゲート電極層８との間
の仕事関数の差により生じた電位によって全域空乏化さ
れる。ゲート電極層８に電圧を印加することにより、表
面チャネル層５とゲート電極層８との間の仕事関数の差
と外部からの印加電圧の和により生じる電位差を変化さ
せる。このことにより、チャネルの状態を制御すること
ができる。
であり、コンタクト用のｎ+ 型層２７を介してｎ- 型エ
ピ層２と電気的に接続されている。次に、上記構成を有
する縦型パワーＭＯＳＦＥＴの動作について説明する。
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作す
るものであって、ゲート電極層８に電圧を印加しない場
合は、表面チャネル層５においてキャリアは、ｐ+ 型ベ
ース領域３と表面チャネル層５との間の静電ポテンシャ
ルの差、及び表面チャネル層５とゲート電極層８との間
の仕事関数の差により生じた電位によって全域空乏化さ
れる。ゲート電極層８に電圧を印加することにより、表
面チャネル層５とゲート電極層８との間の仕事関数の差
と外部からの印加電圧の和により生じる電位差を変化さ
せる。このことにより、チャネルの状態を制御すること
ができる。
【００２５】つまり、ゲート電極層８の仕事関数を第１
の仕事関数とし、ｐ+ 型ベース領域３の仕事関数を第２
の仕事関数とし、表面チャネル層５の仕事関数を第３の
仕事関数としたとき、第１〜第３の仕事関数の差を利用
して、表面チャネル層５のｎ型のキャリアを空乏化する
様に第１〜第３の仕事関数と表面チャネル層５の不純物
濃度及び膜厚を設定することができる。
の仕事関数とし、ｐ+ 型ベース領域３の仕事関数を第２
の仕事関数とし、表面チャネル層５の仕事関数を第３の
仕事関数としたとき、第１〜第３の仕事関数の差を利用
して、表面チャネル層５のｎ型のキャリアを空乏化する
様に第１〜第３の仕事関数と表面チャネル層５の不純物
濃度及び膜厚を設定することができる。
【００２６】また、オフ状態において、空乏領域は、ｐ
+ 型ベース領域３及びゲート電極層８により作られた電
界によって、表面チャネル層５内に形成される。この状
態からゲート電極層８に対して正のバイアスを供給する
と、ゲート絶縁膜（ＳｉＯ2）７と表面チャネル層５と
の間の界面においてｎ+ 型ソース領域４からｎ- 型エピ
層２（ドリフト領域）方向へ延びるチャネル領域が形成
され、オン状態にスイッチングされる。このとき、電子
は、ｎ+ 型ソース領域４から表面チャネル層５を経由し
表面チャネル層５からｎ- 型エピ層２に流れる。そし
て、ｎ- 型エピ層２（ドリフト領域）に達すると、電子
は、半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
+ 型ベース領域３及びゲート電極層８により作られた電
界によって、表面チャネル層５内に形成される。この状
態からゲート電極層８に対して正のバイアスを供給する
と、ゲート絶縁膜（ＳｉＯ2）７と表面チャネル層５と
の間の界面においてｎ+ 型ソース領域４からｎ- 型エピ
層２（ドリフト領域）方向へ延びるチャネル領域が形成
され、オン状態にスイッチングされる。このとき、電子
は、ｎ+ 型ソース領域４から表面チャネル層５を経由し
表面チャネル層５からｎ- 型エピ層２に流れる。そし
て、ｎ- 型エピ層２（ドリフト領域）に達すると、電子
は、半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００２７】このようにゲート電極層８に正の電圧を印
加することにより、表面チャネル層５に蓄積型チャネル
を誘起させ、ソース電極１０とドレイン電極１１との間
にドレイン電流を流す。次に、図１に示される縦型パワ
ーＭＯＳＦＥＴの製造工程について、図３〜図５に基づ
いて説明する。
加することにより、表面チャネル層５に蓄積型チャネル
を誘起させ、ソース電極１０とドレイン電極１１との間
にドレイン電流を流す。次に、図１に示される縦型パワ
ーＭＯＳＦＥＴの製造工程について、図３〜図５に基づ
いて説明する。
【００２８】〔図２（ａ）に示す工程〕低抵抗のｎ+ 型
の炭化珪素よりなる半導体基板１を用意し、この半導体
基板１上に高抵抗のｎ- 型エピ層２をエピタキシャル成
長させる。 〔図２（ｂ）に示す工程〕フォトリソグラフィ工程を経
て、ｎ- 型エピ層２の表層部のうち、ユニットセル形成
予定領域にｐ型炭化珪素ベース領域３を形成する。
の炭化珪素よりなる半導体基板１を用意し、この半導体
基板１上に高抵抗のｎ- 型エピ層２をエピタキシャル成
長させる。 〔図２（ｂ）に示す工程〕フォトリソグラフィ工程を経
て、ｎ- 型エピ層２の表層部のうち、ユニットセル形成
予定領域にｐ型炭化珪素ベース領域３を形成する。
【００２９】ここで、ｐ型炭化珪素ベース領域３を後に
形成するｐ- 型ウェル領域２１や素子分離領域２０と同
時に形成することも考えられるが、ユニットセルをノー
マリオフ型とするため、つまりｐ+ 型ベース領域３から
表面チャネル層５に空乏層が大きく延びるようにするた
めに、ｐ+ 型ベース領域３を高濃度にすることが要求さ
れるため、別々で形成するようにしている。
形成するｐ- 型ウェル領域２１や素子分離領域２０と同
時に形成することも考えられるが、ユニットセルをノー
マリオフ型とするため、つまりｐ+ 型ベース領域３から
表面チャネル層５に空乏層が大きく延びるようにするた
めに、ｐ+ 型ベース領域３を高濃度にすることが要求さ
れるため、別々で形成するようにしている。
【００３０】さらに、フォトリソグラフィ工程を経て、
ｐ+ 型ベース領域３の中央部に、該ｐ+ 型ベース領域３
を部分的に深くするディープベース層３０を形成する。
このとき、ディープベース層３０の接合深さが、後の工
程で形成されるｐ- 型ウェル領域２１や接合用ｐ+ 型領
域２０よりも深くなるようにしている。 〔図２（ｃ）に示す工程〕フォトリソグラフィ工程を経
て、ｐ型不純物をイオン注入し、素子分離領域としての
接合用ｐ- 型層２０及びガードリングとしてのｐ- 型ウ
ェル領域２１を形成する。
ｐ+ 型ベース領域３の中央部に、該ｐ+ 型ベース領域３
を部分的に深くするディープベース層３０を形成する。
このとき、ディープベース層３０の接合深さが、後の工
程で形成されるｐ- 型ウェル領域２１や接合用ｐ+ 型領
域２０よりも深くなるようにしている。 〔図２（ｃ）に示す工程〕フォトリソグラフィ工程を経
て、ｐ型不純物をイオン注入し、素子分離領域としての
接合用ｐ- 型層２０及びガードリングとしてのｐ- 型ウ
ェル領域２１を形成する。
【００３１】ここで、ｐ- 型ウェル領域２１とｐ+ 型ベ
ース領域３とは別のマスクを用いて形成しているため、
マスクずれによってｐ- 型ウェル領域２１とｐ+ 型ベー
ス領域３との形成位置がずれる場合があるが、素子分離
領域２０をｐ- 型ウェル領域２１と同時に形成すること
により、素子分離領域２０とｐ- 型ウェル領域２１との
間隔が一定になるようにでき、ガードリング構造による
耐圧が一定になるようにできる。
ース領域３とは別のマスクを用いて形成しているため、
マスクずれによってｐ- 型ウェル領域２１とｐ+ 型ベー
ス領域３との形成位置がずれる場合があるが、素子分離
領域２０をｐ- 型ウェル領域２１と同時に形成すること
により、素子分離領域２０とｐ- 型ウェル領域２１との
間隔が一定になるようにでき、ガードリング構造による
耐圧が一定になるようにできる。
【００３２】なお、素子分離領域２０をウェル領域９と
同時に形成しているため、低濃度のものとなってしま
い、Ｌ負荷（誘導性負荷）を駆動した場合や静電気エネ
ルギーがドレイン電極に印加された場合のように素子分
離領域２０の下部で発生した正孔が引き抜きにくくなっ
てしまうが、ｐ- 型ベース領域３よりもさらに外周に引
き抜き用のベース領域（図示せず）を備えれば、正孔が
引き抜き易くすることも可能である。
同時に形成しているため、低濃度のものとなってしま
い、Ｌ負荷（誘導性負荷）を駆動した場合や静電気エネ
ルギーがドレイン電極に印加された場合のように素子分
離領域２０の下部で発生した正孔が引き抜きにくくなっ
てしまうが、ｐ- 型ベース領域３よりもさらに外周に引
き抜き用のベース領域（図示せず）を備えれば、正孔が
引き抜き易くすることも可能である。
【００３３】〔図３（ａ）に示す工程〕ｐ+ 型ベース領
域３上を含むｎ- 型エピ層２上にエピタキシャル成長法
（例えばＣＶＤ法）によってｎ- 型炭化珪素からなる薄
膜層６０を形成する。このｎ-型の薄膜層６０がチャネ
ル形成用の表面チャネル層５を構成すると共に、ｎ- 型
薄膜層４０を構成する。
域３上を含むｎ- 型エピ層２上にエピタキシャル成長法
（例えばＣＶＤ法）によってｎ- 型炭化珪素からなる薄
膜層６０を形成する。このｎ-型の薄膜層６０がチャネ
ル形成用の表面チャネル層５を構成すると共に、ｎ- 型
薄膜層４０を構成する。
【００３４】次に、フォトリソグラフィ工程を経て、ｎ
- 型の薄膜層６０のうち、素子分離領域２０上の所定位
置よりも内側に位置する領域を残す。なお、同電位リン
グ（ＥＱＲ）として働く部分とのコンタクト用として、
ガードリングを構成するｐ-型ウェル領域２１よりもセ
ル領域外周側にもｎ- 型の薄膜層６０を残している。 〔図３（ｂ）に示す工程〕薄膜層６０の所定領域にｎ型
不純物をイオン注入して、ｎ+ 型ソース領域４を形成す
ると共に、コンタクト用のｎ+ 型層２７を形成する。
- 型の薄膜層６０のうち、素子分離領域２０上の所定位
置よりも内側に位置する領域を残す。なお、同電位リン
グ（ＥＱＲ）として働く部分とのコンタクト用として、
ガードリングを構成するｐ-型ウェル領域２１よりもセ
ル領域外周側にもｎ- 型の薄膜層６０を残している。 〔図３（ｂ）に示す工程〕薄膜層６０の所定領域にｎ型
不純物をイオン注入して、ｎ+ 型ソース領域４を形成す
ると共に、コンタクト用のｎ+ 型層２７を形成する。
【００３５】〔図３（ｃ）に示す工程〕フォトリソグラ
フィ工程を経て、ｐ型不純物をイオン注入し、ｐ+ 型ベ
ース領域３とのコンタクトが取れるように、ｐ+ 型ベー
ス領域３上におけるｎ- 型の薄膜層６０のうち、チャネ
ル形成する部分以外（図中ではｎ+ 型ソース層４の間）
をｐ型に反転させる。
フィ工程を経て、ｐ型不純物をイオン注入し、ｐ+ 型ベ
ース領域３とのコンタクトが取れるように、ｐ+ 型ベー
ス領域３上におけるｎ- 型の薄膜層６０のうち、チャネ
ル形成する部分以外（図中ではｎ+ 型ソース層４の間）
をｐ型に反転させる。
【００３６】〔図４（ａ）に示す工程〕熱酸化によって
ウェハ全面にゲート酸化膜７を形成する。そして、ポリ
シリコン等を堆積したのち、パターニングして表面チャ
ネル層５及びｎ- 型薄膜層４０の上においてゲート電極
層８を形成する。ここで、ゲート酸化膜７を、素子分離
領域２０の上に直接形成しておらず、エピタキシャル成
長法等によって形成されたｎ- 型薄膜層４０の上に形成
している。つまり、ｎ- 型薄膜層４０は、イオン注入に
よって形成されておらず、イオン注入による表面荒れや
結晶欠陥が発生していない。このため、このｎ- 型薄膜
層４０の上にゲート酸化膜７を形成することにより、ｎ
- 型薄膜層４０とゲート酸化膜７との間における界面準
位を増加させず、ゲート酸化膜７における結晶欠陥の発
生を防止することができる。
ウェハ全面にゲート酸化膜７を形成する。そして、ポリ
シリコン等を堆積したのち、パターニングして表面チャ
ネル層５及びｎ- 型薄膜層４０の上においてゲート電極
層８を形成する。ここで、ゲート酸化膜７を、素子分離
領域２０の上に直接形成しておらず、エピタキシャル成
長法等によって形成されたｎ- 型薄膜層４０の上に形成
している。つまり、ｎ- 型薄膜層４０は、イオン注入に
よって形成されておらず、イオン注入による表面荒れや
結晶欠陥が発生していない。このため、このｎ- 型薄膜
層４０の上にゲート酸化膜７を形成することにより、ｎ
- 型薄膜層４０とゲート酸化膜７との間における界面準
位を増加させず、ゲート酸化膜７における結晶欠陥の発
生を防止することができる。
【００３７】〔図４（ｂ）に示す工程〕ゲート酸化膜７
上を含むウェハ上に層間絶縁膜９を形成する。 〔図４（ｃ）に示す工程〕この後、層間絶縁膜９にコン
タクトホールを形成したのち、アルミ配線をパターニン
グし、ゲート電極（図示せず）、ソース電極１０、及び
フィールドプレートを構成する電極２２、同電位リング
を構成する電極２４を形成する。そして、ゲート電極、
ソース電極１０、及び電極２２上にパッシベーション膜
１３を形成し、さらに半導体基板１の裏面側にドレイン
電極１１を形成して、図１に示す縦型パワーＭＯＳＦＥ
Ｔが完成する。
上を含むウェハ上に層間絶縁膜９を形成する。 〔図４（ｃ）に示す工程〕この後、層間絶縁膜９にコン
タクトホールを形成したのち、アルミ配線をパターニン
グし、ゲート電極（図示せず）、ソース電極１０、及び
フィールドプレートを構成する電極２２、同電位リング
を構成する電極２４を形成する。そして、ゲート電極、
ソース電極１０、及び電極２２上にパッシベーション膜
１３を形成し、さらに半導体基板１の裏面側にドレイン
電極１１を形成して、図１に示す縦型パワーＭＯＳＦＥ
Ｔが完成する。
【００３８】このように、ゲート酸化膜７をエピタキシ
ャル成長等によって形成されたｎ-型薄膜層４０の上に
形成することにより、ｎ- 型薄膜層４０とゲート酸化膜
７との間において界面準位を増加させず、ゲート酸化膜
７における結晶欠陥の発生を防止することができる。こ
れにより、ゲート酸化膜７における耐圧及び信頼性を向
上させることができる。
ャル成長等によって形成されたｎ-型薄膜層４０の上に
形成することにより、ｎ- 型薄膜層４０とゲート酸化膜
７との間において界面準位を増加させず、ゲート酸化膜
７における結晶欠陥の発生を防止することができる。こ
れにより、ゲート酸化膜７における耐圧及び信頼性を向
上させることができる。
【図１】第１実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図３】図２に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図５】従来におけるに出願した縦型パワーＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
１…ｎ+ 型の半導体基板、２…ｎ- 型炭化珪素エピタキ
シャル層、３…ｐ+ 型ベース領域、４…ｎ+ 型ソース領
域、５…表面チャネル層（ｎ- 型ＳｉＣ層）、７…ゲー
ト絶縁膜、８…ゲート電極、９…絶縁膜、１０…ソース
電極、１１…ドレイン電極、２０…素子分離領域、２１
…ｐ- 型ウェル領域、２２…電極、２４…ゲート電極、
２５…ｎ--型薄膜層、３０…ディープベース層、４０…
ｎ- 型薄膜層。
シャル層、３…ｐ+ 型ベース領域、４…ｎ+ 型ソース領
域、５…表面チャネル層（ｎ- 型ＳｉＣ層）、７…ゲー
ト絶縁膜、８…ゲート電極、９…絶縁膜、１０…ソース
電極、１１…ドレイン電極、２０…素子分離領域、２１
…ｐ- 型ウェル領域、２２…電極、２４…ゲート電極、
２５…ｎ--型薄膜層、３０…ディープベース層、４０…
ｎ- 型薄膜層。
Claims (5)
- 【請求項１】 炭化珪素よりなる第１導電型の低抵抗な
半導体基板（１）と、 前記半導体基板の表面上に形成され該半導体基板よりも
高抵抗な第１の半導体層（２）と、 前記第１の半導体層の所定領域に形成され、ゲート電極
（８）への印加電圧を制御することにより、前記半導体
層の表面側に形成されるソース電極（１０）と前記半導
体基板の裏面側に形成されるドレイン電極（１１）との
間の電流を制御するユニットセルと、 前記ユニットセルが形成されたセル領域の外周部に設け
られ、前記半導体層の表層部において該セル領域から離
れる方向に延設されると共に、前記ソース電極と電気的
に接続された第２導電型の素子分離領域（２０）と、 前記素子分離領域の上に成膜され、前記半導体層よりも
高抵抗の第１導電型の半導体薄膜層（４０）と、 前記半導体薄膜層上に第１の絶縁膜（７）を介して配置
されると共に、前記ゲート電極と電気的に接続された電
極層（８ａ）が備えられていることを特徴とする炭化珪
素半導体装置 - 【請求項２】 前記半導体層の表層部において、前記素
子分離領域よりも前記セル領域から離れる側に、前記素
子分離領域から所定間隔離間して前記セル領域を囲むよ
うに形成された少なくとも１つの第２導電型のウェル領
域（２１）と、 前記ウェル領域のうち最外周に位置するものの上に第２
の絶縁膜を介して配置されると共に該最外周のウェル領
域と電気的に接続されており、該最外周のウェル領域よ
りも前記セル領域から離れる側に張り出して延設された
フィールドプレート（２２）と、を備えていることを特
徴とする請求項１に記載の炭化珪素半導体装置。 - 【請求項３】 前記ユニットセルは、前記半導体層の表
層部の所定領域に形成された、所定深さを有する第２導
電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成された、該ベ
ース領域の深さよりも浅い第１導電型のソース領域
（５）と、 前記ベース領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、高抵抗な第１導電型の表面チャネル層（５）
と、を備えていると共に、 前記ソース電極が前記ベース領域及び前記ソース領域と
電気的に接触するように構成されており、 前記薄膜半導体層は、前記表面チャネル層と同等の濃度
で形成されていることを特徴とする請求項１又は２に記
載の炭化珪素半導体装置。 - 【請求項４】 炭化珪素よりなる第１導電型の半導体基
板（１）の表面側に該半導体基板よりも高抵抗な炭化珪
素よりなる第１導電型の半導体層（２）を形成する工程
と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３）を形成する工程と、 前記ベース領域を囲むように該ベース領域よりも高抵抗
な第２導電型の素子分離領域（２０）を形成すると共
に、前記素子分離領域よりも前記ベース領域から離れる
側に前記素子分離領域から所定間隔離間させて、前記ベ
ース領域よりも高抵抗な第２導電型のウェル領域（２
１）を形成する工程と、 前記ベース領域及び前記素子分離領域上に高抵抗な第１
導電型の薄膜層（４０）を成膜する工程と、 前記ベース領域上における前記薄膜層の所定領域に、前
記ベース領域と接触する第１導電型のソース領域（４）
を形成する工程と、 前記薄膜層を含む前記半導体層上に、ゲート絶縁膜
（７）を形成する工程と、 前記ソース領域と前記半導体層との間における前記ベー
ス領域及び前記素子分離領域の上において、前記薄膜層
上に前記ゲート絶縁膜を介してゲート電極層（８、８
ａ）を形成する工程と、 前記ベース領域及び前記ソース領域に接するソース電極
（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程と、を備えていることを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項５】 前記薄膜層を成膜する工程では、エピタ
キシャル成長法により前記薄膜層を成長させることを特
徴とする請求項４に記載の炭化珪素半導体装置の製造方
法
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|---|---|---|---|
| JP16534198A JP3921816B2 (ja) | 1998-06-12 | 1998-06-12 | 炭化珪素半導体装置及びその製造方法 |
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|---|---|---|---|
| JP16534198A JP3921816B2 (ja) | 1998-06-12 | 1998-06-12 | 炭化珪素半導体装置及びその製造方法 |
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|---|---|
| JPH11354791A true JPH11354791A (ja) | 1999-12-24 |
| JP3921816B2 JP3921816B2 (ja) | 2007-05-30 |
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ID=15810510
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|---|---|---|---|
| JP16534198A Expired - Lifetime JP3921816B2 (ja) | 1998-06-12 | 1998-06-12 | 炭化珪素半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-06-12 JP JP16534198A patent/JP3921816B2/ja not_active Expired - Lifetime
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| CN108231866B (zh) * | 2017-12-07 | 2020-07-21 | 中国电子科技集团公司第五十五研究所 | 一种提高浪涌能力的碳化硅肖特基二极管结构及制备方法 |
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| JP3921816B2 (ja) | 2007-05-30 |
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