KR101807122B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층 및 n+형 영역을 순차적으로 형성하는 단계, 상기 n+형 영역 위에 제1 마스크 패턴을 형성한 후, 상기 제1 마스크 패턴을 마스크로 하여 상기 n-형 에피층 및 상기 n+형 영역을 식각하여 복수의 제1 트렌치 및 복수의 제2 트렌치를 형성하는 단계, 상기 복수의 제1 트렌치 내에 제1 감광막 패턴을 형성한 후, 상기 제1 감광막 패턴을 마스크로 하여 상기 제1 마스크 패턴을 식각하여 홈을 형성하는 단계, 상기 제1 감광막 패턴을 제거한 후, 상기 홈이 형성된 상기 제1 마스크 패턴을 마스크로 하여 상기 복수의 제2 트렌치 내에 p 이온을 주입하여 p형 영역을 형성하는 단계, 상기 홈이 형성된 상기 제1 마스크 패턴을 제거한 후, 복수의 제1 트렌치 내에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 보호막을 형성하는 단계, 상기 복수의 제2 트렌치 내에 소스 전극을 형성하는 단계, 그리고 상기 n+형 탄화 규소 기판의 상기 제1면에 대해 반대측인 제2면에 드레인 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이와 같은 전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
한편, 온 저항 감소 및 전류밀도 증가를 위하여 플라나 게이트 MOSFET(Planar gate MOSFET)의 JFET 영역을 제거한 트렌치 게이트 MOSFET(Trench gate MOSFET)가 연구되고 있다.
트렌치 게이트 MOSFET의 경우, 트렌치를 형성한 이 후에 트렌치의 측벽에 이온을 주입하여 축적층을 형성할 수 있다. 이 경우, 게이트부와 소스부를 분리해야 하고, 이 때 정렬 오차가 발생하여 이온 주입이 정확하게 이루어지지 않는 문제점이 발생한다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서, 이온 주입을 정확하게 하여 트렌치의 측벽에 축적층을 형성하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층 및 n+형 영역을 순차적으로 형성하는 단계, 상기 n+형 영역 위에 제1 마스크 패턴을 형성한 후, 상기 제1 마스크 패턴을 마스크로 하여 상기 n-형 에피층 및 상기 n+형 영역을 식각하여 복수의 제1 트렌치 및 복수의 제2 트렌치를 형성하는 단계, 상기 복수의 제1 트렌치 내에 제1 감광막 패턴을 형성한 후, 상기 제1 감광막 패턴을 마스크로 하여 상기 제1 마스크 패턴을 식각하여 홈을 형성하는 단계, 상기 제1 감광막 패턴을 제거한 후, 상기 홈이 형성된 상기 제1 마스크 패턴을 마스크로 하여 상기 복수의 제2 트렌치 내에 p 이온을 주입하여 p형 영역을 형성하는 단계, 상기 홈이 형성된 상기 제1 마스크 패턴을 제거한 후, 복수의 제1 트렌치 내에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 보호막을 형성하는 단계, 상기 복수의 제2 트렌치 내에 소스 전극을 형성하는 단계, 그리고 상기 n+형 탄화 규소 기판의 상기 제1면에 대해 반대측인 제2면에 드레인 전극을 형성하는 단계를 포함한다.
상기 p형 영역을 형성하는 단계에서, 상기 p 이온은 경사 방향으로 주입되고, 상기 p 이온은 상기 각 제2 트렌치의 측면의 일부에 주입될 수 있다.
상기 p형 영역은 상기 각 제2 트렌치의 측면에 형성될 수 있다.
상기 제1 감광막 패턴의 일부는 상기 제1 트렌치에 인접한 제1 마스크 패턴 위에 형성될 수 있다.
상기 제1 마스크 패턴은 산화막으로 형성될 수 있다.
상기 게이트 절연막을 형성하는 단계, 상기 게이트 전극을 형성하는 단계 및 상기 보호막을 형성하는 단계는 상기 홈이 형성된 상기 제1 마스크 패턴을 제거한 후, 상기 n+형 영역 위에 상기 복수의 제1 트렌치 및 상기 복수의 제2 트렌치를 노출하는 제2 마스크 패턴을 형성하는 단계, 상기 제2 마스크 패턴을 식각하여 상기 n+형 영역의 일부를 노출하는 제3 마스크 패턴을 형성하는 단계, 상기 복수의 제1 트렌치, 상기 복수의 제2 트렌치, 상기 n+형 영역 및 상기 제3 마스크 패턴 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 제2 감광막 패턴을 형성한 후, 상기 제2 감광막 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 상기 복수의 제2 트렌치 및 상기 n+형 영역의 일부를 노출하는 상기 제2 절연층을 형성하는 단계, 상기 제2 감광막 패턴을 제거한 후, 상기 복수의 제2 트렌치, 상기 n+형 영역 및 상기 제2 절연층 위에 게이트 물질층을 형성하는 단계, 상기 게이트 물질층의 일부를 제거한 후, 상기 게이트 물질층 및 상기 제2 절연층 위에 제3 절연층을 형성하는 단계, 상기 제3 절연층 위에 제3 감광막 패턴을 형성한 후, 상기 제3 감광막 패턴을 마스크로 하여 상기 제3 절연층, 상기 게이트 물질층 및 상기 제2 절연층을 식각하여 상기 복수의 제2 트렌치를 노출하고, 상기 복수의 제1 트렌치에 상기 게이트 전극을 형성하는 단계, 그리고 상기 제3 감광막 패턴 및 상기 제3 마스크 패턴을 제거하여 상기 게이트 절연막 및 상기 보호막을 형성하는 단계를 포함할 수 있다.
상기 제3 마스크 패턴은 애슁 공정으로 제거하고, 상기 제3 마스크 패턴의 제거 시, 상기 제3 마스크 패턴 위에 형성된 상기 제2 절연층 및 상기 제3 절연층이 제거될 수 있다.
상기 제3 마스크 패턴은 상기 n+형 영역의 전체 표면에 비해 30% 내지 50%를 노출할 수 있다.
상기 제1 절연층은 상기 제3 마스크 패턴을 둘러싸도록 형성될 수 있다.
상기 제2 절연층을 형성하는 단계에서 상기 복수의 제2 트렌치 내에 형성된 상기 제1 절연층 및 상기 제2 트렌치에 인접한 부분의 상기 n+형 영역 위에 형성된 상기 제1 절연층 및 상기 제2 감광막 패턴의 일부가 식각되어 상기 복수의 제2 트렌치 및 상기 제2 트렌치에 인접한 ??분의 상기 n+형 영역이 노출될 수 있다.
상기 제3 감광막 패턴은 상기 복수의 제2 트렌치에 대응하는 부분에 형성된 상기 제3 절연층을 노출하고, 상기 제3 감광막 패턴의 측면 연장선은 상기 제2 트렌치에 인접한 상기 제3 마스크 패턴의 측면 연장성과 일치할 수 있다.
상기 제2 마스크 패턴은 비정질 탄소로 형성될 수 있다.
상기 제1 절연층 및 상기 제3 절연층은 산화실리콘으로 형성될 수 있다.
상기 게이트 물질층은 폴리실리콘으로 형성될 수 있다.
이와 같이 본 발명의 실시예에 따르면, 홈이 형성된 제1 마스크 패턴을 사용하여 p 이온을 경사 방향으로 주입함에 따라 원하는 곳인 제2 트렌치의 측면에 p 이온을 주입할 수 있다.
또한, n+형 영역 위에 제2 마스크 패턴을 형성하고, 제2 마스크 패턴을 식각하여 n+형 영역의 일부를 노출하는 제3 마스크 패턴을 형성한 후, 게이트 전극을 형성하고, 제3 마스크 패턴를 제거에 의해 게이트 절연막 및 보호막을 형성함에 따라, 게이트 전극, 게이트 절연막 및 보호막의 형성 시, 정렬 오차에 의한 문제점을 해결할 수 있다.
도 1 내지 도 17은 본 발명의 실시예에 반도체 소자의 제조 방법을 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
그러면, 도 1를 참고하여 본 발명의 일 실시예에 따른 반도체 패키지에 대해 설명한다.
도 1 내지 도 17은 본 발명의 실시예에 반도체 소자의 제조 방법을 도시한 도면이다.
도 1을 참고하면, n+형 탄화 규소 기판(100)의 제1면에 n-형 에피층(200)을 형성한다. 여기서, n-형 에피층(200)은 에피택셜 성장으로 형성한다.
또한, 이에 한정하지 않고, n-형 에피층(200)은 n+형 탄화 규소 기판(100)의 제1면에 n- 이온을 주입하여 형성할 수도 있다.
도 2를 참고하면, n-형 에피층(200) 위에 n+형 영역(300)을 형성한다. 여기서, n+형 영역(300)은 이온 주입으로 형성한다. 즉, n-형 에피층(200)층의 표면에 n+ 이온을 주입하여 n+형 영역(300)을 형성한다.
또한, 이에 한정하지 않고, n+형 영역(300)은 n-형 에피층(200) 위에 에피택셜 성장으로 형성할 수도 있다.
도 3을 참고하면, n+형 영역(300) 위에 제1 마스크 패턴(50)을 형성한 후, 제1 마스크 패턴(50)을 마스크로 하여 n+형 영역(300) 및 n-형 에피층(200)을 식각하여 복수의 제1 트렌치(210) 및 복수의 제2 트렌치(220)를 형성한다. 여기서, 제1 마스크 패턴(50)은 제1 트렌치(210) 및 제2 트렌치(220)를 노출하고, 산화막으로 형성할 수 있다.
제1 트렌치(210) 및 제2 트렌치(220)는 n+형 영역(300)을 관통하고, n-형 에피층(200)의 일부에 형성된다. 복수의 제1 트렌치(210) 및 복수의 제2 트렌치(220)는 각각 교대로 배치되어 있고, 각 제1 트렌치(210)의 단면적과 깊이는 각 제2 트렌치(220)의 단면적과 깊이와 동일하다.
도 4를 참고하면, 복수의 제1 트렌치(210) 내에 제1 감광막 패턴(60)을 형성한다. 제1 감광막 패턴(60)은 각 제1 트렌치(210)를 채우고, 제1 감광막 패턴(60)의 일부가 제1 트렌치(210)에 인접한 제1 마스크 패턴(50) 위에 위치한다.
도 5를 참고하면, 제1 감광막 패턴(60)을 마스크로 하여 제1 마스크 패턴(50)을 식각하여 홈(55)을 형성한다. 홈(55)은 제1 마스크 패턴(50)에 형성된다. 여기서, 제1 마스크 패턴(50)의 식각 시, n+형 영역(300) 및 n-형 에피층(200)은 식각되지 않는다.
도 6을 참고하면, 제1 감광막 패턴(60)을 제거한 후, 홈(55)이 형성된 제1 마스크 패턴(50)을 마스크로 하여 제2 트렌치(220) 내에 p 이온을 주입하여 p형 영역(400)을 형성한다.
이 때, p이온은 경사 방향으로 주입한다. p이온이 경사 방향으로 주입되고, 제1 마스크 패턴(50)에 홈(55)이 형성되어 있으므로, p이온은 제1 트렌치(210)에는 주입되지 않고, 제2 트렌치(220)의 측면의 일부 즉, 제2 트렌치(220)의 하단부의 측면에 주입된다. 이에, p형 영역(400)은 제2 트렌치(220)의 측면의 일부에 접촉되도록 형성된다.
한편, 제1 트렌치(210)를 채우도록 제1 마스크 패턴(50)을 형성하고, 이어 p 이온을 주입할 수 있는데, 이 경우, 제1 트렌치(210) 내에 형성된 제1 마스크 패턴(50)의 제거가 어렵다. 또한, 제1 마스크 패턴(50)을 형성하지 않고, 제1 감광막 패턴(60)으로 제1 트렌치(210)를 채운 후에, p 이온을 주입할 수 있는데, 이 경우, p 이온이 제1 감광막 패턴(60)에 주입되어 제1 트렌치(210) 내에 p 이온이 주입될 수 있다.
하지만, 본 실시에서는 홈(55)이 형성된 제1 마스크 패턴(50)을 마스크로 하여 p 이온을 경사 방향으로 주입함에 따라, 원하는 곳인 제2 트렌치(220)의 측면에 p 이온을 주입할 수 있는 효과가 있다.
도 7 및 도 8을 참고하면, 홈(55)이 형성된 제1 마스크 패턴(50)을 제거한 후, n+형 영역(300) 위에 제2 마스크 패턴(70)을 형성한다. 이어서, 제2 마스크 패턴(70)을 식각하여 제3 마스크 패턴(75)을 형성한다.
여기서, 제2 마스크 패턴(70) 및 제3 마스크 패턴(75)은 비정질 탄소로 형성할 수 있다. 제2 마스크 패턴(70)은 제1 트렌치(210) 및 제2 트렌치(220)를 노출하고, 제3 마스크 패턴(75)은 n+형 영역(300)의 일부를 노출한다. 제3 마스크 패턴(75)은 n+형 영역(300)의 전체 표면에 비해 30% 내지 50%를 노출할 수 있다.
도 9를 참고하면, 제1 트렌치(210), 제2 트렌치(220), n+형 영역(300) 및 제3 마스크 패턴(75) 위에 제1 절연층(500a)을 형성한다. 여기서, 제1 절연층(500a)은 제3 마스크 패턴(75)을 둘러싸도록 형성될 수 있다. 이 때, 제1 절연층(500a)은 산화실리콘(SiOx)로 형성할 수 있고, 제1 절연층(500a)의 두께는 100nm 내지 300nm 일 수 있다.
도 10을 참고하면, 제1 절연층(500a) 위에 제2 감광막 패턴(80)을 형성한다. 제2 감광막 패턴(80)은 제2 트렌치(220) 내에 형성된 제1 절연층(500a)을 노출한다.
도 11을 참고하면, 제2 감광막 패턴(80)을 마스크로 하여 제1 절연층(500a)을 식각하여 제2 절연층(500b)을 형성한다. 여기서, 식각은 습식 식각을 진행하고, 제2 트렌치(220) 내에 형성된 제1 절연층(500a)이 식각된다. 또한, 제2 트렌치(220)에 인접한 부분의 n+형 영역(300) 위에 형성된 제1 절연층(500a) 및 제2 감광막 패턴(80)의 일부가 식각된다. 이에, 제2 트렌치(220)에 인접한 부분의 n+형 영역(300)이 노출된다.
도 12 및 도 13을 참고하면, 제2 감광막 패턴(80)을 제거한 후, 제2 트렌치(220), n+형 영역(300) 및 제2 절연층(500b) 위에 게이트 물질층(600a)을 형성한다. 이어서, 제2 절연층(500b)이 노출되도록 게이트 물질층(600a)의 일부를 제거한 후, 게이트 물질층(600a) 및 제2 절연층(500b) 위에 제3 절연층(700a)을 형성한다.
여기서, 게이트 물질층(600a)은 폴리실리콘으로 형성할 수 있고, 제3 절연층(700a)은 산화실리콘(SiOx)으로 형성할 수 있다. 제3 절연층(700a)의 두께는 1㎛ 내지 3㎛ 일 수 있다.
도 14를 참고하면, 제3 절연층(700a) 위에 제3 감광막 패턴(90)을 형성한다. 제3 감광막 패턴(90)은 제2 트렌치(220)에 대응하는 부분에 위치한 제3 절연층(700a)은 노출한다. 여기서, 제3 감광막 패턴(90)은 제1 트렌치(210)를 덮고 있으며, 제3 감광막 패턴(90)의 측면의 연장선은 제2 트렌치(220)에 인접한 제3 마스크 패턴(75)의 측면의 연장선과 일치할 수 있다.
도 15를 참고하면, 제3 감광막 패턴(90)을 마스크로 하여 제3 절연층(700a), 게이트 물질층(600a) 및 제2 절연층(500b)을 식각하여 제2 트렌치(220)를 노출한다. 이때, 제2 트렌치(220) 내에 위치한 게이트 물질층(600a)이 식각되고, 제1 트렌치(210) 내에 위치한 게이트 물질층은 게이트 전극(600)이 된다. 또한, 제2 트렌치(220)에 인접한 부분의 n+형 영역(300) 위에 형성된 게이트 물질층(600a)이 식각되어 제2 트렌치(220)에 인접한 부분의 n+형 영역(300)이 노출된다. 또한, 제2 트렌치(220)에 인접한 제3 마스크 패턴(75)의 측면을 덮고 있는 제2 절연층(500b)이 식각되어 제2 트렌치(220)에 인접한 제3 마스크 패턴(75)의 측면이 노출된다.
도 16을 참고하면, 제3 감광막 패턴(90) 및 제3 마스크 패턴(75)을 제거한다.
여기서, 제3 마스크 패턴(75)의 제거 시, 노출된 제3 마스크 패턴(75)의 측면을 통해 애슁(ashing) 공정을 진행한다. 이 때, 제3 마스크 패턴(75) 위에 형성된 제2 절연층(500b) 및 제3 절연층(700a)이 제거된다. 이에, 게이트 절연막(500) 및 보호막(700)이 형성된다.
도 17을 참고하면, 제2 트렌치(220) 내에 소스 전극(800)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(900)을 형성한다. n+형 탄화 규소 기판(100)의 제2면은 n+형 탄화 규소 기판(100)의 제1면에 대해 반대측에 위치한다.
일반적으로, 제1 트렌치(210)와 제2 트렌치(220)의 간격이 매우 좁기 때문에, 게이트 절연막(500), 게이트 전극(600), 보호막(700)의 형성 시, 정렬 오차가 발생할 경우, 정확한 식각이 되지 않아, 제1 트렌치(210)와 제2 트렌치(220)의 인접한 n+형 영역(300) 위에 절연 물질이나, 게이트 물질이 남게 되어 누설 전류가 생기거나 소스 전극(800)과 쇼트(short)가 생기는 문제가 발생할 수 있다.
본 실시예에서는 n+형 영역(300) 위에 제2 마스크 패턴(70)을 형성하고, 제2 마스크 패턴(70)을 식각하여 n+형 영역(300)의 일부를 노출하는 제3 마스크 패턴(75)을 형성한 후, 게이트 전극(600)을 형성하고, 제3 마스크 패턴(75)를 제거에 의해 게이트 절연막(500) 및 보호막(700)을 형성함에 따라, 게이트 전극(600), 게이트 절연막(500) 및 보호막(700)의 형성 시, 정렬 오차에 의한 문제점을 해결할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 제1 마스크 패턴 55: 홈
60: 제1 감광막 패턴 70: 제2 마스크 패턴
75: 제3 마스크 패턴 80: 제2 감광막 패턴
90: 제3 감광막 패턴 100: 탄화 규소 기판
200: n-형 에피층 210: 제1 트렌치
220: 제2 트렌치 300: n+형 영역
400: p형 영역 500: 게이트 절연막
500a: 제1 절연층 500b: 제2 절연층
600: 게이트 전극 600a: 게이트 물질층
700: 보호막 700a: 제3 절연층
800: 소스 전극 900: 드레인 전극

Claims (14)

  1. n+형 탄화 규소 기판의 제1면에 n-형 에피층 및 n+형 영역을 순차적으로 형성하는 단계,
    상기 n+형 영역 위에 제1 마스크 패턴을 형성한 후, 상기 제1 마스크 패턴을 마스크로 하여 상기 n-형 에피층 및 상기 n+형 영역을 식각하여 복수의 제1 트렌치 및 복수의 제2 트렌치를 형성하는 단계,
    상기 복수의 제1 트렌치 내에 제1 감광막 패턴을 형성한 후, 상기 제1 감광막 패턴을 마스크로 하여 상기 제1 마스크 패턴을 식각하여 홈을 형성하는 단계,
    상기 제1 감광막 패턴을 제거한 후, 상기 홈이 형성된 상기 제1 마스크 패턴을 마스크로 하여 상기 복수의 제2 트렌치 내에 p 이온을 주입하여 p형 영역을 형성하는 단계,
    상기 홈이 형성된 상기 제1 마스크 패턴을 제거한 후, 상기 복수의 제1 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 보호막을 형성하는 단계,
    상기 복수의 제2 트렌치 내에 소스 전극을 형성하는 단계, 그리고
    상기 n+형 탄화 규소 기판의 상기 제1면에 대해 반대측인 제2면에 드레인 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 p형 영역을 형성하는 단계에서,
    상기 p 이온은 경사 방향으로 주입되고,
    상기 p 이온은 상기 복수의 제2 트렌치의 측면의 일부에 주입되는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 p형 영역은 상기 복수의 제2 트렌치의 측면에 형성되는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 제1 감광막 패턴의 일부는 상기 제1 트렌치에 인접한 제1 마스크 패턴 위에 형성되는 상기 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 제1 마스크 패턴은 산화막으로 형성되는 상기 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 게이트 절연막을 형성하는 단계, 상기 게이트 전극을 형성하는 단계 및 상기 보호막을 형성하는 단계는
    상기 홈이 형성된 상기 제1 마스크 패턴을 제거한 후, 상기 n+형 영역 위에 상기 복수의 제1 트렌치 및 상기 복수의 제2 트렌치를 노출하는 제2 마스크 패턴을 형성하는 단계,
    상기 제2 마스크 패턴을 식각하여 상기 n+형 영역의 일부를 노출하는 제3 마스크 패턴을 형성하는 단계,
    상기 복수의 제1 트렌치, 상기 복수의 제2 트렌치, 상기 n+형 영역 및 상기 제3 마스크 패턴 위에 제1 절연층을 형성하는 단계,
    상기 제1 절연층 위에 제2 감광막 패턴을 형성한 후, 상기 제2 감광막 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 상기 복수의 제2 트렌치 및 상기 n+형 영역의 일부를 노출하는 제2 절연층을 형성하는 단계,
    상기 제2 감광막 패턴을 제거한 후, 상기 복수의 제2 트렌치, 상기 n+형 영역 및 상기 제2 절연층 위에 게이트 물질층을 형성하는 단계,
    상기 게이트 물질층의 일부를 제거한 후, 상기 게이트 물질층 및 상기 제2 절연층 위에 제3 절연층을 형성하는 단계,
    상기 제3 절연층 위에 제3 감광막 패턴을 형성한 후, 상기 제3 감광막 패턴을 마스크로 하여 상기 제3 절연층, 상기 게이트 물질층 및 상기 제2 절연층을 식각하여 상기 복수의 제2 트렌치를 노출하고, 상기 복수의 제1 트렌치에 상기 게이트 전극을 형성하는 단계, 그리고
    상기 제3 감광막 패턴 및 상기 제3 마스크 패턴을 제거하여 상기 게이트 절연막 및 상기 보호막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 제3 마스크 패턴은 애슁 공정으로 제거하고,
    상기 제3 마스크 패턴의 제거 시, 상기 제3 마스크 패턴 위에 형성된 상기 제2 절연층 및 상기 제3 절연층이 제거되는 반도체 소자의 제조 방법.
  8. 제7항에서,
    상기 제3 마스크 패턴은 상기 n+형 영역의 전체 표면에 비해 30% 내지 50%를 노출하는 반도체 소자의 제조 방법.
  9. 제8항에서,
    상기 제1 절연층은 상기 제3 마스크 패턴을 둘러싸도록 형성되는 반도체 소자의 제조 방법.
  10. 제9항에서,
    상기 제2 절연층을 형성하는 단계에서
    상기 복수의 제2 트렌치 내에 형성된 상기 제1 절연층 및 상기 제2 트렌치에 인접한 부분의 상기 n+형 영역 위에 형성된 상기 제1 절연층 및 상기 제2 감광막 패턴의 일부가 식각되어 상기 복수의 제2 트렌치 및 상기 제2 트렌치에 인접한 부분의 상기 n+형 영역이 노출되는 반도체 소자의 제조 방법.
  11. 제10항에서,
    상기 제3 감광막 패턴은 상기 복수의 제2 트렌치에 대응하는 부분에 형성된 상기 제3 절연층을 노출하고,
    상기 제3 감광막 패턴의 측면 연장선은 상기 제2 트렌치에 인접한 상기 제3 마스크 패턴의 측면 연장성과 일치하는 반도체 소자의 제조 방법.
  12. 제6항에서,
    상기 제2 마스크 패턴은 비정질 탄소로 형성되는 반도체 소자의 제조 방법.
  13. 제6항에서,
    상기 제1 절연층 및 상기 제3 절연층은 산화실리콘으로 형성되는 반도체 소자의 제조 방법.
  14. 제6항에서,
    상기 게이트 물질층은 폴리실리콘으로 형성되는 반도체 소자의 제조 방법.
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