KR101051158B1 - Ｍｏｓｆｅｔ 제조 방법 - Google Patents

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Abstract

본 발명은 MOSFET 제조 방법에 관한 것으로, 특히 STI 소자 분리막 형성전에 소스/ 드레인 임플란트를 수행하고 LPC 폴리실리콘층을 증착하여 STI 소자 분리막형성 후 워드라인 구조보다 플러그 영역을 먼저 형성함으로써, 플러그 오정렬을 방지하고, 모트가 방지 되도록 한다. 또한, 활성영역에만 폴리실리콘을 형성하여, 기존의 비트라인과 워드라인간의 노이즈를 감소시키며, 매립형 게이트 구조에 의해 리프레시 특성을 개선 시킴으로써, 디램 동작의 안정화 및 동작 속도를 개선시키는 MOSFET 제조 방법에 관한 것이다.

Description

ＭＯＳＦＥＴ 제조 방법{METHOD FOR MANUFACTURING MOSFET}
도 1a 내지 1h는 본 발명에 따른 MOSFET 제조 방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 폴리실리콘층
13 : 소스/드레인층 14 : 질화막
16 : 트렌치 18 : 소자 분리막
20 : 게이트 마스크 22 : 폴리실리콘층 패턴
24 : 질화막 패턴 26 : 절연막 스페이서
28 : 게이트 산화막 30 : 게이트 전극
본 발명은 MOSFET 제조 방법에 관한 것으로, 특히 STI 소자 분리막 형성전에 소스/드레인 임플란트를 수행하고 LPC 폴리실리콘층을 증착하여 STI 소자 분리막 형성후 워드라인 구조보다 플러그 영역을 먼저 형성하여 플러그 오정렬을 방지하고, 모트가 방지되도록 한다. 또한, 활성영역에만 폴리실리콘층을 형성하여, 기존의 비트라인과 워드라인간의 노이즈를 감소시키며, 매립형 게이트 구조에 의해 리 프레시 특성을 개선 시킴으로써, 디램 동작의 안정화 및 동작 속도를 개선시키는 MOSFET 제조 방법에 관한 것이다.
종래 기술에 따른 MOSFET 제조 방법은 워드라인 형성시 펀치스로우 특성 개선을 위한 과도한 이온주입으로 리프레시 특성의 열화가 유발되며, 워드라인으로 부터 비트라인에 유입되는 커플링 노이즈 문제 및 다수의 비선택 워드라인의 전압 변화에 의해 불안정한 동작이 유발되며, 콘택 형성시 오정렬되는 문제점을 가지고 있었다.
본 발명은 MOSFET 제조 방법에 관한 것으로, 특히 STI 소자 분리막 형성전에 소스/드레인 임플란트를 수행하고 LPC 폴리실리콘층을 증착하여 STI 소자 분리막형성후 워드라인 구조보다 플러그 영역을 먼저 형성하여 플러그 오정렬을 방지하고, 모트가 방지되도록 한다. 또한, 활성영역에만 폴리실리콘층을 형성하여, 기존의 비트라인과 워드라인간의 커플링 노이즈를 감소시키며, 매립형 게이트 구조에 의해 리프레시 특성을 개선 시킴으로써, 디램 동작의 안정화 및 동작 속도를 개선시키는 MOSFET 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 MOSFET 제조 방법의 특징은, 반도체 기판 전면에 소스/드레인 임플란트를 수행하는 단계와,
폴리실리콘층과 질화막을 순차적으로 형성하는 단계와,
소자분리영역으로 예정된 부분의 상기 폴리실리콘층, 질화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
경사 이온주입공정을 이용하여 상기 트렌치의 측벽에 LPC 플러그 임플란트를 수행하는 단계와,
상기 트렌치를 매립하여 소자 분리막을 형성하는 단계와,
게이트 마스크를 이용한 사진식각공정으로 게이트가 형성될 부분의 상기 질화막 및 폴리실리콘층을 식각하여 게이트 영역을 정의하는 폴리실리콘층 패턴 및 질화막 패턴의 적층구조를 형성하는 단계와,
상기 적층구조의 측벽에 절연막 스페이서를 형성하는 단계와,
상기 질화막 패턴 및 절연막 스페이서를 마스크로 상기 반도체 기판을 소정깊이 식각하는 단계와,
상기 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계와,
상기 게이트 영역을 매립하는 매립형 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 MOSFET 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 전면에 소스/드레인 임플란트를 수행한다. 상기 소스/드레인 임플란트를 수행하기 전에, 웰 열처리를 포함하는 웰 임플란트 단계를 더 수행하는 것이 바람직하며, 상기 웰 열처리 시 온도를 1000∼2000℃ 으로 하는 것이 바람직하다.
도 1b를 참조하면, 폴리실리콘층(12)과 질화막(14)을 순차적으로 형성한다. 여기서, 폴리실리콘층(12)의 두께는 1∼3000Å인 것이 바람직하며, 질화막(14)의 두께는 2000∼6000Å인 것이 바람직하다.
도 1c를 참조하면, 소자분리영역으로 예정된 부분의 폴리실리콘층(12), 질화막(14) 및 반도체 기판(10)을 식각하여 트렌치(16)를 형성하고, 경사 이온주입공정을 이용하여 트렌치(16)의 측벽에 LPC 플러그 임플란트를 수행한다. 트렌치(16) 측벽의 경사도는 82∼87°인 것이 바람직하며, 상기 경사 이온주입공정의 경사도는 15∼25°인것이 바람직하다.
도 1d를 참조하면, 트렌치(16)를 매립하여 소자 분리막(18)을 형성한다.
도 1e를 참조하면, 게이트 마스크(20)를 이용한 사진식각공정으로 게이트가 형성될 부분의 질화막(14) 및 폴리실리콘층(12)을 식각하여 게이트 영역을 정의하는 폴리실리콘층 패턴(22) 및 질화막 패턴(23)의 적층구조를 형성한다.
도 1f를 참조하면, 상기 적층구조의 측벽에 절연막 스페이서(26)를 형성하고, 질화막 패턴(23) 및 절연막 스페이서(26)를 마스크로 반도체 기판(10)을 소정깊이 식각하여 리세스를 형성하고, 반도체 기판(10)의 리세스 표면에 게이트 산화막(28)을 형성한다. 여기서, 질화막 패턴(23) 및 절연막 스페이서(26)를 마스크로 반도체 기판(10)을 식각하는 깊이는 500∼1000Å인 것이 바람직하며, 게이트 산화막(28)의 두께는 50∼60Å인 것이 바람직하다.
도 1g를 참조하면, 상기 게이트 영역을 매립하는 매립형 게이트 전극(30)을 형성한다. 게이트 전극(30)은 전체 표면 상부에 1000∼3000Å의 두께를 가지는 게이트용 폴리실리콘(미도시)을 형성하고 이를 평탄화 식각하여 형성한다. 이때, 평탄화 식각은 CMP 공정으로 실시한다.
상기 게이트 폴리실리콘막의 평탄화 실시 후에 남아있는 게이트 폴리실리콘막의 두께는 800∼1200Å인 것이 바람직하다.
도 1h를 참조하면, 도 1g를 ⓐ - ⓐ축의 방향에서 본 단면도이다.
본 발명은 MOSFET 제조 방법에 관한 것으로, 특히 STI 소자 분리막 형성전에 소스/드레인 임플란트를 수행하고 LPC 폴리실리콘을 증착하여 STI 소자 분리막 형성 후 워드라인 구조보다 플러그 영역을 먼저 형성하여 플러그 오정렬을 방지하고, 모트가 방지되도록 한다. 또한, 활성영역에만 폴리실리콘층을 형성하여, 기존의 비트라인과 워드라인간의 노이즈를 감소시키며, 매립형 게이트 구조에 의해 리프레시 특성을 개선 시킴으로써, 디램 동작의 안정화 및 동작 속도가 개선되는 효과가 있다.

Claims (12)

  1. 반도체 기판 전면에 소스/드레인 임플란트를 수행하는 단계;
    반도체 기판상에 폴리실리콘층과 질화막을 순차적으로 형성하는 단계;
    소자분리영역으로 예정된 부분의 상기 폴리실리콘층, 질화막 및 소정두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    경사 이온주입공정을 이용하여 상기 트렌치의 측벽에 LPC 플러그 임플란트를 수행하는 단계;
    상기 트렌치를 매립하여 소자 분리막을 형성하는 단계;
    게이트 마스크를 이용한 사진식각공정으로 상기 질화막 및 폴리실리콘층을 식각하여 게이트 영역을 정의하는 폴리실리콘층 패턴 및 질화막 패턴의 적층구조를 형성하는 단계;
    상기 적층구조의 측벽에 절연막 스페이서를 형성하는 단계;
    상기 질화막 패턴, 절연막 스페이서 및 소자 분리막을 마스크로 상기 반도체 기판을 소정깊이 식각하여 리세스를 형성하는 단계;
    상기 리세스 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트 영역을 매립하는 매립형 게이트 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 소스/드레인 임플란트를 수행하기 전에, 웰 열처리를 포함하는 웰 임플란트를 수행하는 단계를 더 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 웰 열처리시 온도를 1000∼2000℃로 실시하는 것을 특징으로 하는 MOSFET 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 폴리실리콘층의 두께는 1∼3000Å인 것을 특징으로 하는 MOSFET 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 질화막의 두께는 2000∼6000Å인 것을 특징으로 하는 MOSFET 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 트렌치 측벽의 경사도는 82∼87°인 것을 특징으로 하는 MOSFET 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 경사이온주입 공정의 경사도는 15∼25°인 것을 특징으로 하는 MOSFET 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 질화막 패턴 및 절연막 스페이서를 마스크로 상기 반도체 기판을 소정 깊이 식각하는 단계에서 식각되는 반도체 기판의 두께는 500∼1000Å인 것을 특징으로 하는 MOSFET 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 게이트 산화막의 두께는 50∼60Å인 것을 특징으로 하는 MOSFET 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 매립형 게이트 전극을 형성하는 단계는 전체 표면 상부에 게이트용 폴리실리콘층을 형성하는 단계 및 상기 질화막 패턴이 노출되도록 상기 게이트용 폴리실리콘층을 CMP 하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    게이트용 폴리실리콘층의 두께는 1000∼3000Å인 것을 특징으로 하는 MOSFET 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 매립형 게이트 전극의 두께는 800∼1200Å인 것을 특징으로 하는 MOSFET 제조 방법.
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