JPH06338616A - 縦型ｍｏｓ半導体装置及びその製造方法 - Google Patents
縦型ｍｏｓ半導体装置及びその製造方法Info
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- JPH06338616A JPH06338616A JP5127352A JP12735293A JPH06338616A JP H06338616 A JPH06338616 A JP H06338616A JP 5127352 A JP5127352 A JP 5127352A JP 12735293 A JP12735293 A JP 12735293A JP H06338616 A JPH06338616 A JP H06338616A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 210000000746 body region Anatomy 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 description 11
- 238000009826 distribution Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【目的】 ソース・ドレイン間の耐圧の劣化を招くこと
なく、パワーＭＯＳＦＥＴのＯＮ抵抗を低減させること
のできる縦型ＭＯＳ半導体装置及びその製造方法を提供
する。 【構成】 一導電型のドレイン領域２に規則的に配列さ
れた反対導電型のボディ領域６と、該ボディ領域６内に
配置された一導電型のソース領域５と、該ソース領域５
と前記ドレイン領域２間にチャネルを形成するゲート電
極８とを備えた縦型ＭＯＳ半導体装置において、前記規
則的に配列された相隣接するボディ領域６間のπ部分１
０に前記一導電型の高濃度領域を第１の段１３と第２の
段１４の２段備えた。
なく、パワーＭＯＳＦＥＴのＯＮ抵抗を低減させること
のできる縦型ＭＯＳ半導体装置及びその製造方法を提供
する。 【構成】 一導電型のドレイン領域２に規則的に配列さ
れた反対導電型のボディ領域６と、該ボディ領域６内に
配置された一導電型のソース領域５と、該ソース領域５
と前記ドレイン領域２間にチャネルを形成するゲート電
極８とを備えた縦型ＭＯＳ半導体装置において、前記規
則的に配列された相隣接するボディ領域６間のπ部分１
０に前記一導電型の高濃度領域を第１の段１３と第２の
段１４の２段備えた。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳ半導体装置
及びその製造方法に係り、特に、パワーＭＯＳＦＥＴ、
または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
等の縦型ＭＯＳ半導体装置及びその製造方法に関する。
及びその製造方法に係り、特に、パワーＭＯＳＦＥＴ、
または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
等の縦型ＭＯＳ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図５は、従来の一般的なパワーＭＯＳＦ
ＥＴの断面図である。Ｎ+ 型半導体基板１には、ドレイ
ン領域となるＮ- 型エピタキシャル層２を有しており、
ドレイン領域２には多数の規則的に配列されたＰ型のボ
ディ領域６を備えており、相隣接するボディ領域６間の
Ｎ- 型のドレイン領域部分１０はπ部分と称される。Ｐ
型のチャネル領域３において、多結晶シリコンからなる
ゲート電極８に閾値以上の正電圧が印加されると、Ｎ+
型のソース領域５とＮ型のドレイン領域２間のチャネル
領域３の表面に反転層が生じ、多数キャリアのチャネル
が形成されＯＮ状態となる。
ＥＴの断面図である。Ｎ+ 型半導体基板１には、ドレイ
ン領域となるＮ- 型エピタキシャル層２を有しており、
ドレイン領域２には多数の規則的に配列されたＰ型のボ
ディ領域６を備えており、相隣接するボディ領域６間の
Ｎ- 型のドレイン領域部分１０はπ部分と称される。Ｐ
型のチャネル領域３において、多結晶シリコンからなる
ゲート電極８に閾値以上の正電圧が印加されると、Ｎ+
型のソース領域５とＮ型のドレイン領域２間のチャネル
領域３の表面に反転層が生じ、多数キャリアのチャネル
が形成されＯＮ状態となる。
【０００３】係る構造のパワーＭＯＳＦＥＴにおいて
は、ＯＮ電流はドレイン電極９よりＮ + 型の半導体基板
１、ドレイン領域２、ボディ領域間のπ部分１０、チャ
ネル領域３内に形成されるチャネル、ソース領域５を通
ってソース電極１１に流れる。特開平３−７０３８７号
公報には、隣接するボディ領域６間のπ部分１０に、Ｎ
+ 型の高濃度領域を配置する技術が開示されている。こ
のようなπ部分１０に設けられた高濃度領域１２によ
り、ソース・ドレイン間のＯＮ抵抗を低減することがで
きる。
は、ＯＮ電流はドレイン電極９よりＮ + 型の半導体基板
１、ドレイン領域２、ボディ領域間のπ部分１０、チャ
ネル領域３内に形成されるチャネル、ソース領域５を通
ってソース電極１１に流れる。特開平３−７０３８７号
公報には、隣接するボディ領域６間のπ部分１０に、Ｎ
+ 型の高濃度領域を配置する技術が開示されている。こ
のようなπ部分１０に設けられた高濃度領域１２によ
り、ソース・ドレイン間のＯＮ抵抗を低減することがで
きる。
【０００４】
【発明が解決しようとする課題】しかしながら、パワー
ＭＯＳＦＥＴ等においては、より一層のＯＮ抵抗の低減
が望まれる。π部分１０の高濃度領域１２の濃度を上げ
れば、ソース・ドレイン間のＯＮ抵抗を更に低減するこ
とができる。しかしながらπ部分１０の高濃度領域１２
の濃度を上げれば、ＯＮ抵抗は低減するが、ソース・ド
レイン間の耐圧を低下させる。すなわちチャネル領域３
の肩の近傍のドレイン領域２において逆バイアス時に電
界集中を引き起こし、ソース・ドレイン間の耐圧の劣化
を招くこととなる。
ＭＯＳＦＥＴ等においては、より一層のＯＮ抵抗の低減
が望まれる。π部分１０の高濃度領域１２の濃度を上げ
れば、ソース・ドレイン間のＯＮ抵抗を更に低減するこ
とができる。しかしながらπ部分１０の高濃度領域１２
の濃度を上げれば、ＯＮ抵抗は低減するが、ソース・ド
レイン間の耐圧を低下させる。すなわちチャネル領域３
の肩の近傍のドレイン領域２において逆バイアス時に電
界集中を引き起こし、ソース・ドレイン間の耐圧の劣化
を招くこととなる。
【０００５】このことから、チャネル領域３の不純物濃
度との関係により、高濃度領域１２の表面濃度がおのず
と決まってくる。即ちある一定の濃度以上には増大でき
ない。表面濃度を前記一定の濃度に保ったままで高濃度
領域１２の拡散深さを深くすることは、イオン注入のド
ーズ量及び拡散パラメータを調整することにより可能で
ある。しかし、この場合は高濃度領域１２の濃度プロフ
ァイルがかなり深い位置まで前記一定の濃度を保つよう
な形となり、空乏層が広がりにくい構造となるのでＭＯ
ＳＦＥＴの入力容量Ｃｉｓｓを増大させる結果となる。
度との関係により、高濃度領域１２の表面濃度がおのず
と決まってくる。即ちある一定の濃度以上には増大でき
ない。表面濃度を前記一定の濃度に保ったままで高濃度
領域１２の拡散深さを深くすることは、イオン注入のド
ーズ量及び拡散パラメータを調整することにより可能で
ある。しかし、この場合は高濃度領域１２の濃度プロフ
ァイルがかなり深い位置まで前記一定の濃度を保つよう
な形となり、空乏層が広がりにくい構造となるのでＭＯ
ＳＦＥＴの入力容量Ｃｉｓｓを増大させる結果となる。
【０００６】本発明は、係る従来技術の問題点に鑑み、
ソース・ドレイン間の耐圧の劣化を招くことなく、且つ
入力容量Ｃｉｓｓの増大をも防止した、パワーＭＯＳＦ
ＥＴのＯＮ抵抗を低減させることのできる縦型ＭＯＳ半
導体装置及びその製造方法を提供することを目的とす
る。
ソース・ドレイン間の耐圧の劣化を招くことなく、且つ
入力容量Ｃｉｓｓの増大をも防止した、パワーＭＯＳＦ
ＥＴのＯＮ抵抗を低減させることのできる縦型ＭＯＳ半
導体装置及びその製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明の縦型ＭＯＳ半導
体装置は、一導電型のドレイン領域に規則的に配列され
た反対導電型のボディ領域と、該ボディ領域内に配置さ
れた一導電型のソース領域と、該ソース領域と前記ドレ
イン領域間にチャネルを形成するゲート電極とを備えた
縦型ＭＯＳ半導体装置において、前記規則的に配列され
た相隣接するボディ領域間のπ部分に前記一導電型の高
濃度領域を第１の段と第２の段の２段備えたことを特徴
とする。
体装置は、一導電型のドレイン領域に規則的に配列され
た反対導電型のボディ領域と、該ボディ領域内に配置さ
れた一導電型のソース領域と、該ソース領域と前記ドレ
イン領域間にチャネルを形成するゲート電極とを備えた
縦型ＭＯＳ半導体装置において、前記規則的に配列され
た相隣接するボディ領域間のπ部分に前記一導電型の高
濃度領域を第１の段と第２の段の２段備えたことを特徴
とする。
【０００８】本発明の縦型ＭＯＳ半導体装置の製造方法
は、一導電型の高濃度領域と低濃度領域を備えた半導体
基板を準備する工程と、該低濃度領域の深い部分に一導
電型の高濃度領域をイオン注入により形成する工程と、
反対導電型のボディ領域を形成する工程と、前記ボディ
領域間のπ部分に一導電型の不純物をイオン注入する工
程と、ゲート電極を形成する工程と、該ゲート電極をマ
スクとして反対導電型の不純物をイオン注入する工程
と、該イオン注入された不純物から熱処理により反対導
電型のチャネル領域を形成するとともに前記ボディ領域
間のπ部分に一導電型の高濃度領域を形成する工程と、
前記ボディ領域内に一導電型のソース領域を形成する工
程とからなることを特徴とする。
は、一導電型の高濃度領域と低濃度領域を備えた半導体
基板を準備する工程と、該低濃度領域の深い部分に一導
電型の高濃度領域をイオン注入により形成する工程と、
反対導電型のボディ領域を形成する工程と、前記ボディ
領域間のπ部分に一導電型の不純物をイオン注入する工
程と、ゲート電極を形成する工程と、該ゲート電極をマ
スクとして反対導電型の不純物をイオン注入する工程
と、該イオン注入された不純物から熱処理により反対導
電型のチャネル領域を形成するとともに前記ボディ領域
間のπ部分に一導電型の高濃度領域を形成する工程と、
前記ボディ領域内に一導電型のソース領域を形成する工
程とからなることを特徴とする。
【０００９】
【作用】本発明の縦型ＭＯＳ半導体装置は、隣接するボ
ディ領域間のπ部分に一導電型の高濃度領域を２段備え
たことから、低濃度のドレイン領域の抵抗分を減少し、
ソース・ドレイン間のＯＮ抵抗を低減することができ
る。そして、２段の高濃度領域の表面最高濃度は、従来
の高濃度領域の最高濃度を越えないように製造すること
ができるので、耐圧は従来の構造と変わらない。また、
高濃度領域の第１の段の拡散深さを従来の高濃度領域と
等しくできるので、入力容量Ｃｉｓｓの増大も極僅かで
ある。従って、２段の高濃度領域をπ部分に設けること
によって、ソース・ドレイン間の耐圧を劣化させること
なく、パワーＭＯＳＦＥＴのＯＮ抵抗を低減することが
でき、且つ入力容量Ｃｉｓｓの増大も防止できる。
ディ領域間のπ部分に一導電型の高濃度領域を２段備え
たことから、低濃度のドレイン領域の抵抗分を減少し、
ソース・ドレイン間のＯＮ抵抗を低減することができ
る。そして、２段の高濃度領域の表面最高濃度は、従来
の高濃度領域の最高濃度を越えないように製造すること
ができるので、耐圧は従来の構造と変わらない。また、
高濃度領域の第１の段の拡散深さを従来の高濃度領域と
等しくできるので、入力容量Ｃｉｓｓの増大も極僅かで
ある。従って、２段の高濃度領域をπ部分に設けること
によって、ソース・ドレイン間の耐圧を劣化させること
なく、パワーＭＯＳＦＥＴのＯＮ抵抗を低減することが
でき、且つ入力容量Ｃｉｓｓの増大も防止できる。
【００１０】又、本発明の製造方法によれば、隣接する
ボディ領域間のπ部分に高濃度領域を２段備えた縦型Ｍ
ＯＳ半導体装置を容易に製造することができる。
ボディ領域間のπ部分に高濃度領域を２段備えた縦型Ｍ
ＯＳ半導体装置を容易に製造することができる。
【００１１】
【実施例】以下、本発明の一実施例を添付図面を参照し
ながら説明する。
ながら説明する。
【００１２】図１は、本発明の一実施例のパワーＭＯＳ
ＦＥＴの断面図である。Ｎ+ 型半導体基板１には、ドレ
イン領域となるＮ- 型エピタキシャル層２を有してお
り、ドレイン領域２には、Ｐ+ 型のボディ領域６及びＰ
型のチャネル領域３が形成され、ボディ領域６内にはＮ
- 型のソース領域５が形成されている。チャネル領域３
とソース領域５とは、多結晶シリコンから成るゲート電
極８をマスクとして二重の拡散により形成されている。
ソース領域５とボディ領域６とは、アルミ蒸着膜からな
る金属電極であるソース電極１１に接続され、半導体基
板１の裏面は金属電極であるドレイン電極９に接続され
ている。
ＦＥＴの断面図である。Ｎ+ 型半導体基板１には、ドレ
イン領域となるＮ- 型エピタキシャル層２を有してお
り、ドレイン領域２には、Ｐ+ 型のボディ領域６及びＰ
型のチャネル領域３が形成され、ボディ領域６内にはＮ
- 型のソース領域５が形成されている。チャネル領域３
とソース領域５とは、多結晶シリコンから成るゲート電
極８をマスクとして二重の拡散により形成されている。
ソース領域５とボディ領域６とは、アルミ蒸着膜からな
る金属電極であるソース電極１１に接続され、半導体基
板１の裏面は金属電極であるドレイン電極９に接続され
ている。
【００１３】パワーＭＯＳＦＥＴには、図示するような
単位となるＦＥＴが多数規則的に配列されており、大電
流を制御できるようになっている。隣接するボディ領域
６間のπ部分１０には、ドレイン領域２の浅いところに
位置する第１の段の高濃度領域１３と、深いところに位
置する第２の段の高濃度領域１４と、２段の高濃度領域
を備えている。第２の段の高濃度領域１４の不純物濃度
は第１の段の高濃度領域１３の不純物濃度より小さい。
また、第１の段の高濃度領域１３はソース領域５より深
くチャネル領域３より浅い拡散深さを有し、第２の段の
高濃度領域１４はチャネル領域３より深くボディ領域よ
り浅い拡散深さを有する。さらに、第２の段の高濃度領
域１４は、チャネル領域３の下の部分にまで延在した構
造でも良い。
単位となるＦＥＴが多数規則的に配列されており、大電
流を制御できるようになっている。隣接するボディ領域
６間のπ部分１０には、ドレイン領域２の浅いところに
位置する第１の段の高濃度領域１３と、深いところに位
置する第２の段の高濃度領域１４と、２段の高濃度領域
を備えている。第２の段の高濃度領域１４の不純物濃度
は第１の段の高濃度領域１３の不純物濃度より小さい。
また、第１の段の高濃度領域１３はソース領域５より深
くチャネル領域３より浅い拡散深さを有し、第２の段の
高濃度領域１４はチャネル領域３より深くボディ領域よ
り浅い拡散深さを有する。さらに、第２の段の高濃度領
域１４は、チャネル領域３の下の部分にまで延在した構
造でも良い。
【００１４】図２は、π部分１０の深さ方向の濃度分布
を示す説明図であり、（Ａ）は本実施例、（Ｂ）は従来
のパワーＭＯＳＦＥＴの濃度分布を示す。（Ｂ）に示さ
れるように、従来の濃度分布は、ドレイン領域２の表面
濃度が１段の高濃度領域１２により１×１０15／ｃｍ3
程度であり、Ｎ- 型のドレイン領域２の基板濃度が１×
１０14／ｃｍ3 程度である。これに対して、本実施例の
濃度分布は、（Ａ）に示されるように、第１の段の高濃
度領域１３による表面濃度１×１０15程度の分布と、第
２の段の高濃度領域１４による最高濃度５×１０14程度
の分布とが重なったものとなっている。従って、本実施
例においてはドレイン領域の深い部分で、第２の段の高
濃度領域１４により不純物濃度が高く形成されている。
を示す説明図であり、（Ａ）は本実施例、（Ｂ）は従来
のパワーＭＯＳＦＥＴの濃度分布を示す。（Ｂ）に示さ
れるように、従来の濃度分布は、ドレイン領域２の表面
濃度が１段の高濃度領域１２により１×１０15／ｃｍ3
程度であり、Ｎ- 型のドレイン領域２の基板濃度が１×
１０14／ｃｍ3 程度である。これに対して、本実施例の
濃度分布は、（Ａ）に示されるように、第１の段の高濃
度領域１３による表面濃度１×１０15程度の分布と、第
２の段の高濃度領域１４による最高濃度５×１０14程度
の分布とが重なったものとなっている。従って、本実施
例においてはドレイン領域の深い部分で、第２の段の高
濃度領域１４により不純物濃度が高く形成されている。
【００１５】従って、本実施例のパワーＭＯＳＦＥＴに
おいては、π部分１０の第２の段の高濃度領域１４によ
りソース・ドレイン間の抵抗が減少し、従来と比較して
ＯＮ抵抗を１０％程度低減することができる。又、ドレ
イン領域の表面における不純物濃度は従来のものと図示
するように変わらないので、ボディ領域とドレイン領域
との間のＰＮ接合の耐圧は変らない。
おいては、π部分１０の第２の段の高濃度領域１４によ
りソース・ドレイン間の抵抗が減少し、従来と比較して
ＯＮ抵抗を１０％程度低減することができる。又、ドレ
イン領域の表面における不純物濃度は従来のものと図示
するように変わらないので、ボディ領域とドレイン領域
との間のＰＮ接合の耐圧は変らない。
【００１６】図３はパワーＭＯＳＦＥＴの入力容量Ｃｉ
ｓｓ特性を示す説明図である。入力容量Ｃｉｓｓは、π
部分１０に２段のＮ+ 型高濃度領域を設けた本実施例の
場合を（Ａ）に示す。これは、従来の１段のＮ+ 型の高
濃度領域１２を設けた場合（Ｂ）、及びπ部分に高濃度
領域を設けない場合（Ｃ）と比較して図示するように大
きくなる。しかしながら、従来の構造の１段のＮ+ 型高
濃度領域で本実施例のソース・ドレイン間のＯＮ抵抗程
度のものが得られるように深い高濃度領域を形成した場
合（Ｄ）と比較して、大幅に本実施例の入力容量Ｃｉｓ
ｓは小さくなる。
ｓｓ特性を示す説明図である。入力容量Ｃｉｓｓは、π
部分１０に２段のＮ+ 型高濃度領域を設けた本実施例の
場合を（Ａ）に示す。これは、従来の１段のＮ+ 型の高
濃度領域１２を設けた場合（Ｂ）、及びπ部分に高濃度
領域を設けない場合（Ｃ）と比較して図示するように大
きくなる。しかしながら、従来の構造の１段のＮ+ 型高
濃度領域で本実施例のソース・ドレイン間のＯＮ抵抗程
度のものが得られるように深い高濃度領域を形成した場
合（Ｄ）と比較して、大幅に本実施例の入力容量Ｃｉｓ
ｓは小さくなる。
【００１７】図４は、本発明の一実施例のパワーＭＯＳ
ＦＥＴの製造工程を示す断面図である。以下に、本実施
例のパワーＭＯＳＦＥＴの製造方法を説明する。まずＮ
+ 型半導体基板１にドレイン領域となるＮ- 型エピタキ
シャル層を成長させた基板を準備する。次に、（Ａ）に
図示するように、π部分１０となるドレイン領域の表面
に第２の段のＮ型高濃度領域１４をイオン注入により形
成する。このイオン注入は、ＭＯＳセルを形成する素子
領域全てにイオン注入するか、またはπ部分１０となる
部分にのみ選択的にイオン注入する。そして次に、Ｐ+
型の深い拡散領域であるボディ領域６をイオン注入又は
拡散後の熱処理により形成する。この時の熱処理によ
り、π部分１０において第２の段のＮ+ 型高濃度領域１
４が形成される。
ＦＥＴの製造工程を示す断面図である。以下に、本実施
例のパワーＭＯＳＦＥＴの製造方法を説明する。まずＮ
+ 型半導体基板１にドレイン領域となるＮ- 型エピタキ
シャル層を成長させた基板を準備する。次に、（Ａ）に
図示するように、π部分１０となるドレイン領域の表面
に第２の段のＮ型高濃度領域１４をイオン注入により形
成する。このイオン注入は、ＭＯＳセルを形成する素子
領域全てにイオン注入するか、またはπ部分１０となる
部分にのみ選択的にイオン注入する。そして次に、Ｐ+
型の深い拡散領域であるボディ領域６をイオン注入又は
拡散後の熱処理により形成する。この時の熱処理によ
り、π部分１０において第２の段のＮ+ 型高濃度領域１
４が形成される。
【００１８】（Ｂ）は、第１の段の高濃度領域１３を形
成するために、π部分１０の表面にＮ+ 型の不純物領域
１５をイオン注入により形成した段階を示す。このイオ
ン注入も、第２の段と同様にＭＯＳセルを形成する素子
領域全てにイオン注入するか、またはπ部分１０となる
部分にのみ選択的にイオン注入する。そして、（Ｃ）に
示すようにシリコン多結晶からなるゲート電極８を形成
して、ゲート電極８をマスクとしてＰ型不純物をイオン
注入し、熱処理により前記Ｐ型不純物を拡散してゲート
電極８の下の部分にまで延在するチャネル領域３を形成
する。この時の熱処理により、π部分１０に第１の段の
Ｎ+ 型高濃度領域１３が形成される。第１の段の高濃度
領域１３をπ部分１０にのみ選択的に形成した場合は、
高濃度領域１３のうち横方向拡散により広がった領域と
このチャネル領域３とが境を接触するように両者の位置
関係を制御する。互いに横方向拡散で不純物濃度が低下
した領域が接触するので、第１の段の高濃度領域１３の
不純物濃度を若干向上できる。第１の段の高濃度領域１
３を全面にイオン注入した場合は、横方向拡散による不
純物の低下がないので、表面の最高濃度を若干下げる。
そして引き続きゲート電極８及びレジストをマスクとし
てＮ+ 型のソース領域５を形成する。その後は、通常の
パワーＭＯＳＦＥＴの製造工程に従い、ドレイン電極９
及びソース電極１１を形成する。
成するために、π部分１０の表面にＮ+ 型の不純物領域
１５をイオン注入により形成した段階を示す。このイオ
ン注入も、第２の段と同様にＭＯＳセルを形成する素子
領域全てにイオン注入するか、またはπ部分１０となる
部分にのみ選択的にイオン注入する。そして、（Ｃ）に
示すようにシリコン多結晶からなるゲート電極８を形成
して、ゲート電極８をマスクとしてＰ型不純物をイオン
注入し、熱処理により前記Ｐ型不純物を拡散してゲート
電極８の下の部分にまで延在するチャネル領域３を形成
する。この時の熱処理により、π部分１０に第１の段の
Ｎ+ 型高濃度領域１３が形成される。第１の段の高濃度
領域１３をπ部分１０にのみ選択的に形成した場合は、
高濃度領域１３のうち横方向拡散により広がった領域と
このチャネル領域３とが境を接触するように両者の位置
関係を制御する。互いに横方向拡散で不純物濃度が低下
した領域が接触するので、第１の段の高濃度領域１３の
不純物濃度を若干向上できる。第１の段の高濃度領域１
３を全面にイオン注入した場合は、横方向拡散による不
純物の低下がないので、表面の最高濃度を若干下げる。
そして引き続きゲート電極８及びレジストをマスクとし
てＮ+ 型のソース領域５を形成する。その後は、通常の
パワーＭＯＳＦＥＴの製造工程に従い、ドレイン電極９
及びソース電極１１を形成する。
【００１９】以上の工程により、π部分１０の第２の段
のＮ+ 型高濃度領域１４の深さはほぼボディ領域６の底
面の深さと同じにし、第１の段の高濃度領域１３の深さ
はほぼチャネル領域３の底面の深さにほぼ等しくする。
本実施例によればチャネル領域の底面からボディ領域の
底面に至る間に第２の段のＮ+ 型高濃度領域１４が形成
される。
のＮ+ 型高濃度領域１４の深さはほぼボディ領域６の底
面の深さと同じにし、第１の段の高濃度領域１３の深さ
はほぼチャネル領域３の底面の深さにほぼ等しくする。
本実施例によればチャネル領域の底面からボディ領域の
底面に至る間に第２の段のＮ+ 型高濃度領域１４が形成
される。
【００２０】
【発明の効果】以上に説明したように、本発明は縦型Ｍ
ＯＳ半導体装置の隣接するボディ領域間のπ部分に２段
の高濃度領域を備えたものである。従って、ソース・ド
レイン間の耐圧を劣化させることなく、ＯＮ抵抗を従来
のものと比較して１０％程度低減することができる。
又、本発明の製造方法によれば、係る縦型ＭＯＳ半導体
装置を容易に製造することができる。
ＯＳ半導体装置の隣接するボディ領域間のπ部分に２段
の高濃度領域を備えたものである。従って、ソース・ド
レイン間の耐圧を劣化させることなく、ＯＮ抵抗を従来
のものと比較して１０％程度低減することができる。
又、本発明の製造方法によれば、係る縦型ＭＯＳ半導体
装置を容易に製造することができる。
【図１】本発明の一実施例のパワーＭＯＳＦＥＴの断面
図。
図。
【図２】本発明の一実施例のパワーＭＯＳＦＥＴのπ部
分の濃度分布の説明図。
分の濃度分布の説明図。
【図３】本発明の一実施例のパワーＭＯＳＦＥＴのＣＶ
特性の説明図。
特性の説明図。
【図４】本発明の一実施例のパワーＭＯＳＦＥＴの製造
工程を示す断面図。
工程を示す断面図。
【図５】従来のパワーＭＯＳＦＥＴの断面図。
Claims (2)
- 【請求項１】 一導電型のドレイン領域に規則的に配列
された反対導電型のボディ領域と、該ボディ領域内に配
置された一導電型のソース領域と、該ソース領域と前記
ドレイン領域間にチャネルを形成するゲート電極とを備
えた縦型ＭＯＳ半導体装置において、前記規則的に配列
された相隣接するボディ領域間のπ部分に前記一導電型
の高濃度領域を第１の段と第２の段の２段備えたことを
特徴とする縦型ＭＯＳ半導体装置。 - 【請求項２】 一導電型の高濃度領域とその上部に低濃
度領域を備えた半導体基板を準備する工程と、該低濃度
領域の深い部分に一導電型の高濃度領域をイオン注入に
より形成する工程と、反対導電型のボディ領域を形成す
る工程と、前記ボディ領域間のπ部分に一導電型の不純
物をイオン注入する工程と、ゲート電極を形成する工程
と、該ゲート電極をマスクとして反対導電型の不純物を
イオン注入する工程と、該イオン注入された不純物から
熱処理により反対導電型のチャネル領域を形成するとと
もに前記ボディ領域間のπ部分に一導電型の高濃度領域
を形成する工程と、前記ボディ領域内に一導電型のソー
ス領域を形成する工程とからなることを特徴とする縦型
ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127352A JPH06338616A (ja) | 1993-05-28 | 1993-05-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127352A JPH06338616A (ja) | 1993-05-28 | 1993-05-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338616A true JPH06338616A (ja) | 1994-12-06 |
Family
ID=14957812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5127352A Pending JPH06338616A (ja) | 1993-05-28 | 1993-05-28 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338616A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2007091360A1 (ja) * | 2006-02-07 | 2007-08-16 | Mitsubishi Electric Corporation | 半導体装置およびその製造方法 |
| EP1313147A3 (en) * | 2001-11-14 | 2008-01-02 | Kabushiki Kaisha Toshiba | Power MOSFET device |
| WO2013140473A1 (ja) * | 2012-03-23 | 2013-09-26 | パナソニック株式会社 | 半導体素子 |
| WO2016039072A1 (ja) * | 2014-09-08 | 2016-03-17 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1993
- 1993-05-28 JP JP5127352A patent/JPH06338616A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1313147A3 (en) * | 2001-11-14 | 2008-01-02 | Kabushiki Kaisha Toshiba | Power MOSFET device |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4711636B2 (ja) * | 2004-03-12 | 2011-06-29 | パナソニック株式会社 | 半導体装置の製造方法 |
| JPWO2007091360A1 (ja) * | 2006-02-07 | 2009-07-02 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2010045388A (ja) * | 2006-02-07 | 2010-02-25 | Mitsubishi Electric Corp | 炭化珪素半導体装置 |
| JP4545800B2 (ja) * | 2006-02-07 | 2010-09-15 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| WO2007091360A1 (ja) * | 2006-02-07 | 2007-08-16 | Mitsubishi Electric Corporation | 半導体装置およびその製造方法 |
| US8222649B2 (en) | 2006-02-07 | 2012-07-17 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
| WO2013140473A1 (ja) * | 2012-03-23 | 2013-09-26 | パナソニック株式会社 | 半導体素子 |
| US8933466B2 (en) | 2012-03-23 | 2015-01-13 | Panasonic Corporation | Semiconductor element |
| WO2016039072A1 (ja) * | 2014-09-08 | 2016-03-17 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JPWO2016039072A1 (ja) * | 2014-09-08 | 2017-04-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US10147791B2 (en) | 2014-09-08 | 2018-12-04 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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