DE3440674A1 - Feldeffekt-transistor - Google Patents

Feldeffekt-transistor

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DE3440674A1
DE3440674A1 DE19843440674 DE3440674A DE3440674A1 DE 3440674 A1 DE3440674 A1 DE 3440674A1 DE 19843440674 DE19843440674 DE 19843440674 DE 3440674 A DE3440674 A DE 3440674A DE 3440674 A1 DE3440674 A1 DE 3440674A1
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silicon
gate electrode
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Bernard Allan Maciver
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Motors Liquidation Co
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Description

"" ■ "--" : 34406/4
Die Erfindung betrifft einen Feldeffekt-Transistor mit isoliertem Gate, nachfolgend abgekürzt als IGFET-- bezeichnet. Insbesondere betrifft die Erfindung einen Verarmungs-Dünnschicht-IGFET für Anwendung als Leistungsschalter.
Dünnschicht-IGFET werden in einer Halbleiterschicht von 0,5 bis 5 Qi .cm, vorzugsweise in einer monokristallinen Schicht von 0,1 bis 0,5 um'Stärke hergestellt. Bei solchen·Transistoren nimmt der Kanälbereich die gesamte Stärke der halbleitenden Schicht ein. Dünnschicht-IGFET finden in jüngster Zeit zunehmendes Interesse wegen ihrer möglichen Verwendung als Leistungs-Schalttransistoren.
Bei einem Dünnschicht-Verarmungs-IGFET sind die Source-..und Drain-Anschlüsse an der Oberfläche einer halbleitenden Dünnschicht an entgegengesetzten Seiten einer Gate-Elektrode angeordnet. Bereiche der Schicht unterhalb der Anschlüsse bilden die Source- und Drainbereiche des IGFET. Diese Bereich* können, zumindest an ihrer Oberfläche, höher dotiert sein, um den Übergangswiderstand zu verringern. Der Schichtbereich zwischen ihnen unterder isolierten Gate-Elektrode bildet den IGFET-Kanal. Wenn keine Gate-Spannung angelegt ist, ergibt sich so ein Leitweg mit mittlerem bis niedrigem Widerstand zwischen den Source- und Drain-Anschlüssen in Abhängigkeit von dem Schichtwiderstand. Das Anlegen einer Spannung von entsprechender Polarität an die Gate-Elektrode erzeugt in dem Kanal direkt unter der isolierten Gate-Elektrode eine Verarmung der Majoritäts-Ladungsträger. Bei extrem dünnen Schichten, von weniger als 0,5 um Stärke kann die Verarmung bei steigender Gate-Spannung tief genug eindringen, um den Kanal vollständig abzuschnüren (pinch off). Bei genügend starken Schichten, die einen Einsatz bei Leistungsschaltanwendungen zulassen,von 0,5 bis 3 um Stärke, konnte bisher noch kein Abschnüren erreicht werden. In einem Bericht von S. R. Hofstein "An Analysis of Deep Depletion Thin-Film MOS Transistors" in IEEE Transactions
- ι - ζ
on Electron Devices, Vol. ED-13, Heft 12, Dezember 1966, Seiten 846-855 ist bereits vor längerer Zeit vorhergesagt -worden, daß ein vollständiges Abschnüren auf die dünneren Schichten wegen der Ausbildung einer Inversionsschicht an der Zwischenfläche zwischen Halbleiter und Gate-Iselator beschränkt bleibt^So ist eine vollständige Stromsperrung bei einem für Leistungsschalterzwecke eingesetzten Dünnschicht-Verarmungs-IGFET bisher nicht erreichbar gewesen.
Durch diese Erfindung wird ermöglicht, die Ausbildung der Inversionsschicht zu beseitigen oder zumindestens bedeutsam zu reduzieren durch Ausschließen einer Ansammlung von Minoritätsleitungsträgern an der Kanaloberfläche in zur Ausbildung einer Inversionsschicht ausreichender Menge. Da die Minoritätsladungsträger sich nicht bedeutsam ansammeln, können sie auch dem Kanal-Feldeffekt der Gate-Spannung nicht bedeutsam entgegenwirken. In diesem Fall kann die Kanalstärke erhöht werden, und durch diese Erhöhung wird die Leistungs-Verarbeitungsfähigkeit pro Einheitsfläche des sich ergebenden Kanals und damit des IGFET, zu dem er gehört, verbessert. Damit können Dünnschicht-
■ν
Verarmungs-IGFETs zum wirksameren Schalten höherer elektrischer Ströme benutzt werden.
Durch diese Erfindung wird ein Dünnschicht-Verarmungs-IGFET geschaffen, der mindestens einen kleinen inselähnlichen PN-Übergang von entgegensetztem Leitungstypbereich in seiner Kanal/Gateisolator-Zwischenfläche besitzt, und der inselähnliche Bereich wird einer elektrischen Spannung unterworfen, die den den inselartigen Bereich bestimmenden PN-Übergang in Gegenrichtung vorspannt. Die Erfindung wird beispielsweise nachfolgend anhand der Zeichung näher erläutert; in dieser zeigt:
Fig. 1 eine schematische Teil-Draufsichtsdarstellung eines Dünnschicht-Verarmungs-Seiten-IGFET erfin-
dungsgemäßer Art,
Fig. 2 eine schematische Schnittdarstellung nach Linie 2-2 der Fig. 1,
Fig. 3 eine schematische Schnittdarstellung nach Linie 3 3 der Fig. 1
Fig. 4 fotographische Wiedergaben von Oszillographen- · Schirmbildanzeigen eines Prüfgerätes, die die Auswirkung von verschiedenen Gate-Spannungen (und verschiedenen Source- . Drain-Spannungen) auf den Source-Drain-Strom bei sonst gleichartigen Dünnschicht-Verarmungs-IGFETs ohne bzw. mit Anwendung der Erfindung darstellen,
Fig. 6 eine Teilschnittdarstellung längs Linie 6-6 der Fig. 7 eines Ansammlungs-IGFET nach der Erfindung,
Fig. 7 eine schematische Draufsicht gemäß Linie 7-7 der Fig. 6, und
Fig. 8 eine Teildraufsicht auf einen Dünnschicht-Verarmungs-Vertikal-IGFET nach der Erfindung.
Oberflächenschichten, - Konturen und Hintergrundleitungen, die nicht für diese Erfindung notwendig sind, sind in der Zeichnung nicht dargestellt, um dLe Aufmerksamkeit auf die neuartigen Aspekte der Erfindung zu konzentrieren.
Die Figuren 1 bis 3 zeigen einen Dünnschicht-Verarmungs-Feldeffekt-Schalttransistor mit isoliertem Gate, der erfindungsgemäß hergestellt wurde. Der Transistor enthält ein monokristallines Siliziumsubstrat-Plättchen 10 mit einer darüberliegenden Epitaxialschicht 12 aus Aluminiumoxid,d. h. Saphir. Das ist eine experimentelle Darstellung der Art, wie die hier beschriebenen
IGFET hergestellt werden. Bei der praktischen Ausführung ist es wahrscheinlich vorzuziehen, monokristallines Silizium auf einer Siliziumoxidschicht zu benutzen, beispielsweise eine Siliziumoxidschicht, die durch Implantieren von Sauerstoffionen in einem monokristallinen Siliziumplättchen geuildet wurde. Eine Schicht 14 aus rt-Silizium, vorzugsweise monokristallines η-Silizium,ist auf der Saphirschicht 12 abgeschieden.
Insgesamt kann bei dieser Erfindung die Stärke der halbleitenden Schicht ziemlich groß sein, falls die Spannung an der Gate-Elektrode 34 sehr hoch sein kann. Jedoch wird durch Faktoren, die nicht speziell auf diese Erfindung bezogen sind, normalerweise die anzuwendende Gate-Spannung begrenzt, beispielsweise durch die Länge des IGFET-Kanals, die Stärke des Gate-Isolators und die entstehende Trägerinjektion durch das Gate-Oxid. Damit wird die maximal zulässige Stärke der Halbleiterschicht 14 wahrscheinlich durch andere Faktoren und nicht durch die Forderungen dieser Erfindung beschränkt. Bei gegenwärtig angewendeten Leistungs-IGFETs wird vorzugsweise ein Halbleiterfilm 14 mit einer Stärke von 0,5 bis 3 um benutzt. Bei Gate-Spannungen von etwa 5 bis 15V ist es vorzuziehen, Schichtwiderstände von ca. 1 bis 3 ft.,cm zu benutzen, die durch Ionenimplantierung eingestellt werden, um den durch die Beschränkungen der Gate-Spannung notwendigen genauen Widerstandswert zu erhalten.
Eine Schicht 16 aus Siliziumdioxid mit darin enthaltenen Öffnungen 18, 20, 20a und 22 ist auf der Halbleiterschicht 14 angeordnet. Eine erste Metallelektrode 24 bildet einen elektrischen Anschluß mit niedrigem Widerstand mit einem darunterliegenden Abschnitt 26 der Halbleiterschicht 14 durch die Öffnung 18 in der Siliziumdioxidschicht 16. Analog bildet eine zweite Metallelektrode 28 einen Anschluß mit geringem elektrischen Widerstand mit einem darunterliegenden Abschnitt 30 der halbleitenden Schicht 14 durch die Öffnung 22 in der Siliziumdioxidschicht 16.
Bei bekannten Schicht-Verarmungs-IGFETs kann die Halbleiter-
schicht 14 irgendeine Stärke bis zu ca. 0,5 um besitzen. Durch Anwendung der Erfindung kann die Stärke der Halbleiterschicht nun auf mindestens 0,5 um oder sogar bis 5 hm je nach dem Schichtwiderstand und der zulässigen Gate-Spannung erhöht werden. Die Erfindung kann auch bei Halbleiterschichten geringerer Stärke genützt werden, um ein schnelleres Schaltverhalten bei Schichten geringerer Stärke zu erzeugen. Die besten Erfolge bringt jedoch die Anwendung dieser Erfindung bei Leistungsschaltelementen. Es wird demnach bevorzugt, daß die Halbleiterschicht 14 so stark ist, wie eine vollständige Stromabschnürung bei der erreichbaren Gate-Spannung erzielt werden kann. Beispielsweise ergeben manche Anwendungen eine Gate-Spannung von ca. 10 V. In einem solchen Fall ist der Kanalbereich, d. h. die Schichtstärke, vorzugsweise nicht größer als ca. 1 um, wenn der Widerstandswert im Kanal bei ca. 0,5 Si.cm liegt.
Die Elektrode 24 besitzt einen integralen Abschnitt 24a, der von ihr zu anderen Teilen des Siliziumplättchens reicht, beispielsweise als elektrische Kontaktauflage, die zur Verbindung mit einer entsprechenden IGFET-Source-Vergleichsspannung oder Massenspannung dient. Analog besitzt die Elektrode 28 einen integralen Abschnitt 28a, der von ihr zu anderen Teilen des Siliziumplättchens 10 absteht, beispielsweise als elektrische Kontaktauflage, die zu einer entsprechenden IGFET-Drain-Spannung reicht.
Falls die Schichtabschnitte 26 und 30 der Halbleiterschicht 14 in Fig. 1 zu sehen wären, würden sie als längliche rechtwinklige inselartige Abschnitte erscheinen, die etwas größer als die jeweiligen Elektroden 24 und 28 sind und diese bis auf die Abführungen 24a und 28a umgeben. Die Halbleiterschichtabschnitte 26 und 30 sind durch einen dazwischenliegenden Schichtabschnitt 32 getrennt, der einen mäßigen bis niedrigen spezifischen Widerstandswert besitzt. Der tatsächliche spezifische Widerstandswert ist für diese Erfindung nicht wesentlich. Nur als Beispiel sei ein spezifischer Widerstandswert von ca. 0,5ic-.cm angegeben. Analog ist auch der spezifische Widerstand in den Halbleiterbe-
reichen 26 und 30 für diese Erfindung nicht wesentlich und wird beispielsweise mit O,OO1S2 .cm angegeben.
Der Halbleiterschichtabschnitt 26 dient als IGFET-Sourcebereich. Der Halbleiterschichtabschnitt 30 dient als IGFET-L_ainbereich. Der dazwischenliegende Halbleiterschichtabschnitt 36. jdient als ein Kanalbereich. Die Länge des Kanalbereiches 32 ist der Abstand zwischen dem Sourcebereich 26 und dem Drainbereich 30. Der Abstand des Kanalbereiches 32 längs der Linie 3-3 der Fig. 1 ist die Breite des Kanals 32. Aus Darste1lungsgründen ist dieser Abstand als sehr klein dargestellt. Wie vorher erwähnt," ist der Kanalbereich 32 durch eine Beschichtung 16 mit Siliziumoxid bedeckt/ beispielsweise einem thermisch gewachsenen Oxid. Die Oxidbeschichtung 16 dient als IGFET-Gateelektroden-Isolator und kann die übliche Stärke, d. h. 50 bis 1000 nm, und Reinheit aufweisen» Die Stärke des Oxides wird durch die Anforderungen an die Gate- und Drain-Spannungen bestimmt und liegt vorzugsweise im Bereich von 50 bis 300 nm. Falls die Schicht zu gering ist, ".wird sie vorzeitig durchbrechen, und falls sie zu stark ist, wird sie die gegenseitige Transkonduktanz gm des Bauelementes begrenzen. Eine Gateelektrode 34 aus mit Phosphor hochdotiertem Silizium liegt über dem Gate-Isolator 16, wie es bei bekannten IGFETs mit selbstausrichtendem Gate üblich ist. Das besondere Dotiermittel und der Dotierungsgrad sind für diese Erfindung nicht mehr als bei jedem anderen IGFET wesentlich. Die Gateelektrode besitzt auch einen dazu integralen Abschnitt 34a, der davon in andere Teile des Plättchens 10 so absteht, daß ein elektrischer Kontaktweg gebildet ist, der mit irgendeiner entsprechenden Einrichtung zum Aufbringen einer IGFET-Gate-Spannung verbunden ist.
Die polykristalline Silizium-Gateelektrode 34 steht mit dem Kanalbereich 32 durch öffnungen 20 und 20a in der Oxidbeschichtung 16 des Gates in Verbindung. Der Kanalbereich 32 enthält
/K)
zwei inselartige Bereiche 36 und 36a vom p-Leitungstyp, die mit den öffnungen 20 und 20a ausgerichtet sind. Bei der Draufsicht nach Fig. 1 ist zu sehen, daß der Außenumfang der pleitenden Bereiche 36 und 36a jeweils die Durchbrüche 20 bzw. 20a umgibt. Die aus polykristallinen Silicium bestehende Gateelektrode 34 kontaktiert jeden der p-Bereiche 36 und 36a vollständig innerhalb deren Grenzen. Die Abschnitte der Gateelektrode 34, die sich jeweils durch die Gate-Oxid-Durchbrüche 20 bzw. " 20a in Berührung mit den p-leitenden Inseln 36 bzw. 36a erstrecken, sind mit den Bezugszeichen 34b bzw. 34b1 bezeichnet.
Die jeweilige Größe und der Abstand der inselartigen Bereiche 36 und 36' sind nicht besonders kritisch. In den Fig. 1 bis 3 sind sie verhältnismäßig groß und eng aneinandergerückt aus Darstellungsgründen dargestellt. Beispielsweise sind p-leitende Bereiche von 3 um χ 3 um mit Mittenabständen von 0,4 mm, 1 mm, 2, 4 mm und 10 mm benutzt worden. Derartige Verbindungsstellen-Abstände werden bei Transistoren mit Gate-Längen von 4 um und 8 um benutzt. Aus diesen Beispielen ist es ersichtlich^ daß ein vergrößerter Abstand der inselartigen Bereiche ohne weiteres toleriert werden kann, und daß die Gate-Spannung, d. h. die zum Abschalten des Bauelementes benötigte Spannung, nur unbedeutend erhöht wird, bis Abstände von mehr als ca. 3 mm auftreten. Bei Abständen der Inselbereiche von ca. 1 cm wird die Gate-Spannung nur um ca. 10 % erhöht. Es ist dementsprechend vorzuziehen, einen Inselbereich mindestens für jeden cm Gate-Breite und vorzugsweise für.mindestens 3 mm Gate-Breite anzuordnen. Bei einem 4 um langen Kanalbereich ist ein Inselabstand von 1 cm etwa das Tausendfache der Kanallänge. Bei Kanalbreiten von 40 oder 50 cm kann man eine geringe Zahl von etwa 100 Inseln benutzen. Andernfalls ist es möglich, falls die Auslegung des Bauelementes die Verwendung von zusätzlichen Oberflächenbereichen für zusätzliche Inseln erlaubt, die Inseln 36 und 36a auch dichter als 3 mm aneinanderzusetzen, und so in der Größenordnung von
β (V
ΔΑ
1000 Inseln bei einer Kanalbreite von 40 bis 50 cm zu benutzen»
Bisher angestellte Untersuchungen zeigen, daß die Inseln 36 und 36a nicht unbedingt einen beträchtlichen Anteil der Kanalfläche einnehmen müssen. Damit sind die Kanaleigenschaften im wesentlichen durch die Anwesenheit der p-leitenden Inseln wenig beeinflußt. Es könnte scheinen, daß die Inseln 36 und 36a mehr als ausreichend sind, wenn sie 0,01 % der Kanalfläche und sogar noch weniger betragen. Andererseits könnten sie bis zu 0,5 % der gesamten Gate-Fläche enthalten und immer noch zufriedenstellende Ergebnisse erzielen. Es ist jedoch unwahrscheinlich, daß Inseln mit einer Fläche, die mehr als 5 % der Kanalfläche betragen, überhaupt eingesetzt werden. Im wesentlichen braucht man nur eine Spitze, um Ladungen, die sich an der Halbleiter/Isolator-Grenzflache ansammeln, zu entfernen. Damit ist der Flächenbereich überhaupt nicht kritisch. Analog ist es auch nicht wesentlich, daß die Inseln 36 und 36a in der gezeigten Weise in der Mitte zwischen Source- und Drain-Bereich angeordnet sind. Vom Standpunkt der Markierungs-Toleranzen ist es jedoch vorzuziehen. Es ist nur nötig, daß die p-leitenden Inseln ausreichend weit von dem Drain-Anschluß entfernt angeordnet werden, um einen vorzeitigen Durchbruch von Drain zu Gate zu verhindern. Allgemein wird dieser Abstand ca. 3 um oder mehr betragen.
Die Kanallänge und die Kanalbreite können bei erfindungsgemäß aufgebauten Dünnschicht-Transistoren gleich sein wie bei Dünnschicht-Transistoren, die ohne Beachtung der Erfindung aufgebaut werden. Bei einem Leistungstransistor sollte das Verhältnis von Kanalbreite zu Kanallänge so groß wie möglich sein, um den Widerstand möglichst gering zu halten.
Es wurde ein erfindungsgemäß aufgebauter IGFET unter Benutzung eines handelsüblichen Ausgangsmaterials hergestellt, das eine 1,2 um starke Schicht von 1_f2..cm n-Leitungs-Silizium auf einem Saphirsubstrat von 7,6 cm Durchmesser war. Die Hälfte des SiIi-
12 31 + ziumplättchens wurde zunächst mit 1 χ 10 Atomen P
pro cm bei 240 keV implantiert, um den spezifischen Widerstand in dieser Hälfte auf 0,66Ω.cm abzusenken. Das Plättchen wurde dann mit einer Fotomaske versehen und geätzt, um eine Vielzahl von diskreten Siliziuminseln auszubilden. Eine 150 nm starke Siliziumdioxidschicht wurde dann thermisch über die Oberfläche jeder Insel zum Aufwachsen gebracht. Dieses Oxid war von ausreichender Reinheit, um als Gate-Oxid in dem entstehenden IGFET zu wirken. Die Inseln wurden dann so fotogeätzt, daß ein kleines Fenster in dem Gate-Oxid über einem Bereich entstand, der darauffolgend ein ρ -Inselbereich 36 oder 36a in dem entstehenden Bauelement wurde. Vor dem Entfernen der Fotoätzmaske wurde der Oberfläche des Sustrates
49 +
eine Deckimplantierung von BF0 mit einer Dosis von 1>xΛ0
Atomen pro cm bei 100 keV verliehen.
Nach der vorangehenden Implantation wurde das Substrat etwa 3h bei 1100 . C . in Stickstoff gehalten, um die mit 36 und 36a bezeichneten ρ -Bereiche zu bilden. Dadurch wurde das vorher implantierte Bor nicht nur umverteilt sondern auch aktivert.
Eine Deckschicht mit einer Stärke von etwa 1 um aus polykristallinem Silizium wurde dann auf chemischen Wege durch Niederdruck-Dampf abscheidung auf dem Substrat abgeschieden. Diese Schicht wurde fotomaskiert und geätzt, um polykristalline Silizium-Gateelektroden über jeder Siliziuminsel auszubilden. Die Gate-Maskierung wurde dann entfernt und das Substrat wieder fotomaskiert, um Kontaktfenster für Source- und Drain-Anschlüsse in dem vorher ausgebildeten Gate-Oxid zu bilden. Vor dem Entfernen der zuletzt erwähnten Fotomaske wurde dem Substrat eine Deckimplantation von P+ mit einer Dosis von 2 χ 10 Atomen pro cm bei 10 keV gegeben, um die Source- und Drain-Bereiche an den entgegengesetzt liegenden Kanten der Gateelektroden zu einer n+-Leitung zu dotieren. Während dieser Implantation wurde das Gate durch die zum Fotoätzen benutzte Fotoresist-Maske geschützt. Der Fotoresistlack wurde dann entfernt und
75 + dem Substrat eine Deckimplantation von As mit einer Dosis
16 2
von 3 χ 10 Atomen pro cm bei 80 keV gegeben, um das polykristalline Gate-Silizium zu dotieren und die Source- und Drain-Kontaktbereiche weiter zu dotieren.
Der Substrat wurde daraufhin wieder aufgeheizt, um beide Implantate von P und As 30 min
C umzuverteilen und zu aktivieren.
plantate von P+ und As 30 rain, in Stickstoff bei 1000 °
Eine Deckbeschichtung aus Aluminium mit einer Stärke von ca. 1,5 um wird dann mit Elektronenstrahl auf das Substrat aufgedampft und dann fotogeätzt, um ein Metallisierungsmuster· mit Source-, Drain- und Gate-Kontakten zu bestimmen. Vorzugsx^eise wird das Substrat 30 min. lang in Stickstoff mit einem Anteil von 4 % W
zulassen.
von 4 % Wasserstoff bei 460 C"" gehalten, um die Kontakte an-
In Fig. 4 bzw. 5 werden sonst identische Dünnschicht-Verarmungs-IGFET mit η-Kanal gezeigt, die ohne Erfindung bzw. gemäß der Erfindung hergestellt wurden. Die Transistoren wurden auf die beschriebenen Weise hergestellt. Sd,e' hatten so eine Kanalstärke von etwa 1,2 um. Die Maßstäbe in Fig. 4 und 5 sind 5 mA Source/ Drain-Strom pro vertikale Teilung und 1 V Source/Drain-Spannung pro horizontale Teilung. Die Drain-Eigenschaften des jeweiligen Transistors sind so dargestellt, daß jede Kurve ein Anwachsen der Spannung an der Gateelektrode um -1 V darstellt. Es ist aus Fig. 4 zu sehen, daß nach etwa -4 V an die Gateelektrode angelegte Spannung keine weitere bedeutsame Abnahme des Source/ Drain-Stromes bei weiterem Anstieg der Gate-Spannung auftritt. Nach -5 V zeigt sich überhaupt keine Änderung mehr. Das trifft bei bekannten Bauelementen zu. Andererseits zeigt Fig. 5, daß die zusätzlichen p-leitenden Inseln wie die Inseln 36 und 36a in den Fig. 1 bis 3 in dem η-leitenden Kanal eines sonst identischen IGFET ein progressives Abnehmen des Source/Drain-Stromes mit jeder weiteren aufgebrachten Spannungsvergrößerung bei der Gateelektrode ergeben.Der Source/Drain-Strom wird bei 9 V Gate-Spannung im wesentlichen unterdrückt und bei 10 V vollständig
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unterdrückt. Dementsprechend kann durch diese Erfindung ein vollständiges Abschnüren des Source/Drain-Stromes auch bei relativ starken Kanalbereichen erreicht werden.
Gemäß der bisherigen Beschreibung -j erlauben p-leitende Inseln 36 und 36a ein vollständiges Abschnüren des Source-/Drain-Stromes bei einem Dünnschicht-IGPET mit η-leitendem Kanal. Selbstverständlich würde bei einem Dünnschicht-IGFET mit p-leitendem Kanal eine η-leitende Insel benutzt werden.
Die vorangehende Beschreibung erklärt, wie Inseln 36 und 36a den Vlerarmungsbetrieb des IGFET verbessern, d. h. einen. IGFET abzuschalten helfen, der normalerweise angeschaltet ist. Es hat sich auch gezeigt, daß diese Inseln so abgewandelt werden können, daß sie das Bauelement besser einzuschalten helfen, d. h. einen niedrigeren "ein-" Widerstand ergeben. Das kann dadurch erreicht werden, daß innerhalb jeder p-leitenden Insel 36 und 36a eine η-leitende Insel eingesetzt wird. Dadurch ist eine Umkehr der Gate-Spannung möglich und der Betrieb des Verarmungs-IGFET in Anreicherungsweise. Ein derartiges Bauelement ist in Fig. 6 dargestellt.
Im wesentlichen zeigt Fig. 6 ein Gerät, das ähnlich dem in Fig. 1 bis 3 dargestellten aufgebaut ist. Das Gerät enthält einen Source-Bereich 38 und einen Drain-Bereich 40 mit einem dazwischenliegenden Kanal 42. Eine dielektrische Schicht 44 an dem Kanal 42 trennt die Gateelektrode 46 von dem Kanal. Eine Öffnung oder ein Durchbruch 48 in der dielektrischen Schicht 44 erlaubt die Kontaktierung des Kanals 42 mit der Gateelektrode Das in Fig. 6 gezeigte Bauelement unterscheidet sich jedoch dadurch höchst bedeutsam gegenüber den vorher beschriebenen, daß n-leitende Inselbereiche 50a, 50b, 50c und 5Od jeweils vollständig innerhalb der p-leitenden Inselbereiche 52a, 52b, 52c bzw. 52d eingesetzt sind. Jeder η-leitende Inselbereich 50a,
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50b, 50c und 5Od bildet einen pn-übesrgang 54 mit seinem jeweiligen p-leitenden Inselbereich 52a, 52b, 52c bzw. 52d„ Die Inseln 52a, 52b, 52c und 52d bilden jeweils wieder einen pnübergang 56 mit dem Kanal, wie bei den vorhergehenden Ausführungsbeispielen dieser Erfindung. Dementsprechend wird oh^e Rücksicht auf die Polarität der an der Gateelektrode anliegenden Spannung einer der pn-übergänge 56 in Gegenrichtung vorgespannt und blockiert den Stromfluß.
Wenn eine negative Spannung an die Gateelektrode 56 angelegt wird, wird der Source/Drain-Strom in der gleichen Weise wie bei den Fig. 1 bis 3 dieser Beschreibung abgeschnürt. Wenn eine positive Spannung an die Gateelektrode angelegt wird, sammeln sich Elektronen unter der dielektrischen Gate-Schicht 44 an,um den Stromfluß in dem Kanal 42 zwischen den Source-..und Drain-Bereichen 38 bzw. 40 zu befördern. Der "ein-" Widerstand des in Fig. 6 und 7 gezeigten IGFET kann so beträchtlich erniedrigt werden. Bei einem Ausführungsbeispiel wurde der "ein-" Widerstand um 50 % erniedrigt bei Anlegen einer positiven Spannung von 6 V an die Gateelektrode 46.
Fig. 7 zeigt eine bevorzugte Anordnung, bei der die inselartigen Bereiche in einem vergrößerten Teil des Kanalbereiches liegen= Das ergibt die normal bevorzugten sehr kurzen Kanäle von z. B„ 4 um. Es kann schwierig sein, einen Inselbereich und insbesondere zwei ineinandersitzende Inselbereiche innerhalb dieser Kanallänge herzustellen. Diese Schwierigkeit kann dadurch überwunden werden, daß der Kanal in den Bereichen, in denen die Inseln hergestellt werden sollen, vergrößert wird. Mit anderen Worten, der Kanal ist überall kurz, außer dort, wo die inselartigen Bereiche liegen. Fig. 7 zeigt die vergrößerten Abschnitte des Kanals an den Fingerwurzeln eines ineinandergeschachtelten Aufbaus .
Die vorhergehend beschriebenen Ausführungsbexspxele zeigen, wie diese Erfindung bei einem Seiten-Dünnschicht-IGFET-Aufbau
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benutzt wird. Diese Erfindung kann jedoch auch bei einem vertikalen Dünnschicht-IGFET angewendet werden. Ein Ausführungsbeispiel eines erfindungsgemäß aufgebauten vertikalen Dünnschicht-IGFET ist in Fig. 8 dargestellt. Fig. 8 zeigt eine Schnittansicht durch die Sprossen 58a einer leiterartigen Gateelektrode 58, die auf einer Siliziumschicht an einem isolierenden Substrat 60 angeordnet ist. Das Silizium auf dem isolierenden Substrat 60 ist ein n-leitendes Siliziumplättchen 62/ das mit Sauerstoffionen implantiert und angelassen wurde, um eine Substrat-Siliziumdioxid-Schicht 64 unterhalb einer (nicht dargestellten) Siliziumdünnschicht zu bilden. Nachdem entsprechende Durchbrüche für die Source-Bereiche durch die dünne Silizium-Oberflächenschicht und die unter der Oberfläche liegende Silizium-Oxidschicht eingeschnitten wurden, wurde eine stärkere monökristalline Siliziumschicht 66 epitaxial abgeschieden, um eine Schicht zu bilden, in der ein IGFET ausgebildet werden kann. Eine dielektrische Gate-Schicht 68 wird dann auf der Epitaxieschicht 66 aus- · gebildet, und die leiterartige Gateelektrode 58· aus polykristallinem Silizium darüber errichtet. Die leiterartige Gateelektrode ist so angeorddint, daß in Draufsicht die vorher eingeschnittenen Source-Bereichnuten parallel zu den Leitersprossen in jedem zweiten Zwischenraum zwischen den Sprossen liegen. Eine Vielzahl von η -Bereichen wird in allen Zwischenräumen zwischen den Sprossen 58a ausgebildet. Unter jeder Leitersprosse 58a sitzt ein IGFET-Kanalbereich 70. So wirken abwechselnd die η -Bereiche als Source-Bereiche 72 bzw, Drain-Bereiche 74. Jeder Kanalbereich 70 besitzt einen ρ -Inselbereich 36, der elektrisch in der beschriebenen Weise mit der Gateelektrode 58 kurzgeschlossen ist. Eine aus Phosphorsilikatglas bestehende Beschichtung 78 über der Gateelektrode 58 isoliert die Gateelektrode 58 gegenüber einer darüberliegenden Metallisierungsschicht 80, die mit den Drain-Bereichen 74 in jedem zweiten Zwischenraum zwischen den Leitersprossen 58a Kontakt herstellt,
Die praktisch beste Möglichkeit zum Aufbringen der entsprechenden Spannung auf die inselartigen Bereiche nach dieser Erfin-
dung besteht darin, elektrisch die Gateelektrode zu'ihnen.durch einen Durchbruch in dem Gate-Dielektrikum kurzzuschließen. Alternativ ist es auch möglich, eine vollständig separate Einrichtung zum Kontaktieren der Inseln vorzusehen»
Diese Erfindung bringt den Vorteil gegenüber bekannten Feldeffekt-Transistoren mit sich, daß ein stärkeres elektrisches Feld in dem Kanalbereich bei der gleichen vorbestimmten Äbschnürspannung erzeugt werden kann. Durch Abführen unerwünschter Minoritätsladungsträger von der Kanaloberfläche wird die Ausbildung einer Invasionsschicht unter der Gateelektrode gehindert und dadurch kann die Leistungs-Steuerkapazität pro Flächeneinheit .des Transistors erhöht werden, da die Kanalstärke und/ oder die Dotierung erhöht werden kann.
42. - Leerseite -

Claims (7)

  1. Patentansprüche
    Feldeffekt-Transistor mit einem isolierten Gate, einem Kanal (32, 42, 70) eines bestimmten Leitfähigkeitstyps, einem den Kanal überdeckenden Dielektrikum (16, 44, 68) und einer über dem Dielektrikum liegenden Gateelektrode (34, 46, 58) dadurch gekennzeichnet,, daß der Kanal (32, 42, 70) mindestens eine Insel (36, 52, 76) entgegengesetzten Leifähigkeitstyps an seiner Oberfläche enthält, und daß die Insel Mittel (20, 48) zum Aufbringen einer umgekehrten Vorspannung auf dieselbe besitzt, wodurch unerwünschte Minoritätsladungsträger von der Kanaloberfläche abgezogen werden können, wenn eine vorgewählte Abschnür-Spannung auf die Gateelektrode aufgebracht wird.
    ΜΛΝΙΓΖ FINSTERWALD · HEYN · MORGAN · 8000 MÜNCHEN 22 · ROBERT-KOCH-STRASSE 1 ■ TEL. (089) 224211 · TELEX 529672 PATMF · FAX (089) 297575 HANNS-JÖRG ROTERMUND · 7000 STUTTGART 50 (BAD CANNSTATT) · SEELBERGSTR. 23/25 ■ TEL. (0711) 567261
    "··" : 3U0674
  2. 2. Feldeffekt-Transistor nach Anspruch 1, dadurch gekennzeichnet , daß die Flächengröße der einen oder mehreren Insel(n) (36, 52, 76) weniger als 5 % der Oberfläche des Kanals (32, 42, 70) umfasst, daß das Kanal-Dielektrikum (16, 44 , 68) eine oder mehrere öffnung(en) (20, 48) in sich besitzt, die insgesamt innerhalb der Begrenzung der einen oder mehreren vorgewählten Insel(n) liegen, und daß die Gateelektrode (34, 46, 58) die eine oder mehreis vorgewählte(n) Insel(n) durch die öffnungen im Kanal-Dielektrikum kontaktiert.
  3. 3. Feldeffekt-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß mindestens zwei Inseln (36, 52, 76) vorgesehen sind, die weniger als 1 cm Abstand voneinander aufweisen.
  4. 4. Feldeffekt-Transistor nach Anspruch 3, dadurch gekennzeichnet, daß die Inseln (36, 52, 76) einen Abstand von weniger als 10 mm besitzen, und daß ihr Flächenbereich weniger als 1 % der Oberfläche des Kanals (32, 42, 70) umfaßt.
  5. 5. Feldeffekt-Transistor nach einem der vorangehenden Ansprüche, dadurch gekennz eichnet , daß der Kanal (42) eine zweite Insel (50) des gleichen Leitfähigkeitstyps wie der Kanal vollständig innerhalb der ersten Insel (52) eingesetzt enthält, und das Mittel (48) zum Aufbringen einer elektrischen Spannung auf die zweite Insel vorgesehen sind, wodurch unerwünschte Minoritätsladungsträger von der Kanaloberfläche abgeleitet werden können, wenn eine vorgewählte Abschnürspannung auf die Gateelektrode (46) aufgebracht wird, und verbesserte Kanalleitfähigkeit erzeugt wird, wenn eine Spannung entgegengesetzter Polarität auf die Gateelektrode auf-
    gebracht wird.
  6. 6. Feldeffekt-Transistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Transistor ein monokristallines Siliziumsubstrat (62) , eine SchiCxiC (64) aus Siliziumoxid auf dem Siliziumsubstrat, mindestens einen Durchbruch in der Siliziumoxidschicht, eine Schicht (66) aus mono- . kristallinem Silizium auf der Siliziumoxidschicht umfasst und , einen das Siliziumsubstrat durch den Durchbruch kontaktieren- s den Abschnitt besitzt, wobei die Source- (72) und die Drain- '. (74) Bereiche in der Siliziumschicht angeordnet sind und durch , einen Kanalbereich (70) des gleichen Leitfähigkeitstyps wie die Source- und Drain-Bereiche getrennt sind, und einer der Bereiche den das Siliziumsubstrat kontaktierenden Siliziumschichtabschnitt einschließt.
  7. 7. Feldeffekt-Transistor nach Anspruch 6, dadurch gekennzeichnet, daß der Source-Bereich (72) der Bereich ist, welcher den das Siliziumsubstrat (62) kontaktierenden Siliziumschichtabschnitt einschliesst.
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