JPS60176271A - 電界効果形トランジスタ - Google Patents

電界効果形トランジスタ

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JPS60176271A
JPS60176271A JP59240883A JP24088384A JPS60176271A JP S60176271 A JPS60176271 A JP S60176271A JP 59240883 A JP59240883 A JP 59240883A JP 24088384 A JP24088384 A JP 24088384A JP S60176271 A JPS60176271 A JP S60176271A
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effect transistor
silicon
gate
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁型電界効果形トランジスタ（ＩＧＦＥＴ）
に関する。より詳細にはパワースイッチイング用途の空
乏モードの薄膜ＩＧＦＥＴに関する。
薄膜Ｉ　ＧＦＥＴは０．５〜５オーム−センチメートル
半導体層、好ましくは、約０．１から０５ミクロンメー
トル厚の単結晶層から製造する。このようなトランジス
タにおいては、チャネル領域は半導体層の全厚となる。
薄膜Ｉ　ＧＦＥＴはパワースイッチイング　トランジス
タとしての潜在的な用途によって、最近、新たな注目を
集めている。
薄膜空乏モードＩＧＦＥＴにおいては、ソース及びドレ
ンコンタクトはゲート電極の反対側の半導体薄膜の表面
上に位置する。コンタクトの下の膜の領域はＩＧＦＥＴ
のソース及びドレン領域を形成する。これら領域は、少
なくともそれらの表面の所では、コンタクト抵抗を減少
するためにより高濃度にドープすることができる。これ
らの間の膜領域は、絶縁ゲート電極の下で、ＩＧＦＥＴ
チャネルを形成する。ゲート電位が加えられないときは
、従って、ソース及びドレン　コンタクト間に膜の抵抗
率に依存する中程度から低抵抗率の経路が提供される。
適当な極性の電位がゲート電極に加えられると、絶縁ゲ
ート電極の直下の多数電流キャリアのチャネルの空乏が
生じる。非常に薄い膜、つまり、厚さ０．５ミクロンメ
ートル以下の膜では、との空乏はゲート電圧を増加する
ことによってチャネルを完全にピンチオフするまでに達
する。しかし、パワー　スイツチイング用途に使用でき
るのに十分な厚さ、つまり、０．５から３ミクロンメー
トルの厚さでは、現在まで、ピンチオフが達成できなか
った。例年も前の報告書、Ｓ、　Ｒ，ホフステイン（Ｓ
、　Ｒ，Ｈｏｆｓｔｅｉｎ　）　、ｒディープ空乏薄Ｊ
１％ＭＯＳトランジスタの分析（Ａｎ　Ａｎａｌｙｓｉ
ｓ　ｏｆ　Ｄｅｅｐ　Ｄｅｐｌｅｔｉｏｎ　ＭＯ８Ｔｒ
ａｎｓｉｓｔｏｒ　）　Ｊ、電子デバイスに関するＩＥ
ＥＥトランザクション（ＩＦＪＥＥ　Ｔｒａｎｓａｃｔ
ｉｏｎｓｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　）、
Ｖｏｌ、　ＥＤ−１３、ｔａａｔ　２．１９６６年１２
月、ページ８４６−８５５、は完全なピンチオフは半導
体ゲート絶縁体界面の所の反転層の形成のため薄膜に限
定され、従ってパワー　スイッチイング薄膜空乏モード
ＩＧＦＥＴでの完全な電流の阻止は達成できないことを
指嶺している。
本発明はチャネル表面に少数キャリアが反転層を形成す
るのに十分な量たけ蓄積されるのを阻止することによっ
て反転層の形成を排除、あるいは少なくとも非常に減少
させる。
少数電流キャリアの大きな蓄積がないため、これらはゲ
ート電位のチャネル電界効果に大きな反作用を及はさな
い。このような状況では、チャネル厚を増加することが
可能であるが、これによって結果としてのチヤネノし及
び、当然であるが、それを構成するＩＧＦＥＴの単位面
積当たりのパワー処理能力を増加する。
こうして、薄膜空乏タイプのＩＧＦＥＴによってより高
い電流をより効率的にスイッチすることを可能とする。
不発明は薄膜空乏モードのＩＧＦＥＴに関するが、これ
はそのチャネル　ゲート絶縁界面に反対の導電型の少な
くとも１つの小さな島（アイランド）状のｐｎ接合をも
ち、そして該アイランド状の領域が該島状領域を区切る
ｐｎ接合を逆バイアスする電位を受けることを特徴とす
る。
以下に図面を参照しながら本発明の説明を行なう。
第１図から第３図は本発明に従って製造された薄膜空乏
モード絶縁ゲート電界効果形スイッチイング　トランジ
スタを示す。本トランジスタは、酸化アルミニウム、す
なわちサファイア１２の被覆エビタキシャＪし層を持つ
単結晶シリコン基板ウェーッＸ１０を含む。これはここ
に説明のＩＧＦＥＴの試験的な製造の方法を示すもので
ある。実用りは、酸化シリコン層、例えば、単結晶シリ
コン　ウェーハへの酸素イオン注入によって形成される
酸化シリコン層りの単結晶シリコンの使用がより好まし
い。ｎ−型シリコン、好ましくは単結晶ｎ−型シリコン
の膜１４をサファイア層１２の頂部に配置する。
本質的に、本発明では、半導体膜の厚さはゲート電極３
４の電圧がかなり高いときはかなり高くすることができ
る。しかし、通常、加えられるゲート電圧は本発明に特
に関係のない要因、例えば、ＩＧＦＥＴチャネル長、ゲ
ート絶縁体の厚さ、及びゲート酸化物を通じての付随の
キャリア注入によって制約を受ける。つまり、半導体膜
の１４の最大許容厚さは、本発明の必須要件でない他の
要因によって制約される。ここで問題とするパワー■Ｇ
ＦＥＴは、好ましくは、厚さ約０．５〜３ミクロンの半
導体膜１４を使用する。約５〜１５ポルトのゲート電圧
では、好ましくは、約１〜３オーム−センチメートルの
膜抵抗率が使用されるが、これはゲート電圧拘束によっ
て決定される正確な抵抗率を与えるためイオン注入によ
って調節される。
開口部１８，２０．２０ａ、及び２２を中に持つ二酸化
シリコン層１６が半導体膜１４Ｆに配置される。第１の
金属性電極２４は二酸化シリコン膜１６内の穴１Ｂを通
じて半導体膜１４の被覆部分２６と低抵抗電気コンタク
トを持つ。同様に、第２の金属性電極２８は二酸化シリ
コン層１６内の穴２２を通じて半導体膜１４の被覆部３
０と低電気抵抗コンタクトを持つ。
先行技術における膜空乏タイプＩＧＦＥＴにおいては、
半導体膜１４の厚さは最高約０゜５ミクロンメートルま
でのものであった。本発明においては、半導体膜の厚さ
は少なくとも０．５マイクロメ−トノ呟さらに、膜の抵
抗率及びゲート電圧しだいでは、最高５ミクロンメート
ルまで増加できる。本発明はまたより薄い半導体膜と使
用してより薄い膜に対するより速いスイッチ動作を提供
することもできる。しかし、本発明はパワー　スイッチ
イング　デバイスに最も適する。従って、半導体膜は提
供され得るゲート電圧での完全なピンチオフを可能とす
るだけの厚さが好ましい。
例えば、現在、多くの用途では約１０ボルトのゲート電
圧が提供される。この場合、そのチャネル領域、つまり
、膜厚はチャネル抵抗率が約０．５オーム−センチメー
トルのときは、好ましくは、約１ミクロンメートル以ヒ
であってはならない。
電極２４はシリコン　ウェーハ１０の他の部分に唾在す
る統合部分２４ａ１例えば、適当なＩ　ＧＦＥＴソース
基準電位あるいは大地電位に接続する電気コンタクト　
パッドを持つ。同様に、電極２８はシリコン　ウェーハ
１０の他の部分に延在する統合部分２８ａ１例えば、適
当なＩＧＦＥＴドレン電位に接続する電気コンタクトパ
ッドを持つ。
半導体膜１４の膜部分２６及び３０が第１図に見ること
ができるなら、これらは、延在部２４ａ及び２８ａを含
むそれらの対応する電極２４及び２８よりいくぶん長く
これらを囲む細長い長方形のアイランド状の部分に見え
るであろう。半導体膜部分２６及び３０は中程度から低
抵抗率の中間膜部分によって空間的に分離される。この
具体的な抵抗率は本発明にとって重要な事項ではない。
しかし、１例として、約０，５オーム−センチメートル
の抵抗率を使用することもできる。同様に、半導体部分
２６及び３ｏの抵抗率も本発明にとって傷に重要でない
。しかし、１例として、約０．００１オーム−センチメ
ートルの抵抗率を使用することもできる。
半導体膜部２６はＩＧＦＥＴソース領域として機能する
。半導体膜部３０はＩ　ＧＦＥＴドレン領域として機能
する。中間半導体膜部３２はチャネル領域として機能す
る。チャネル領域３２の長さはソース領域２６とドレン
領域３０の間の距離である。第１図の線３−３に沿って
のチャネル領域３２の距離はチャネル領域３２の幅であ
る。図解の都合上、後者の距離は非常に小さく示されて
いる。前述したごとく、チャネル領域３２は、例えば、
熱的に成長された酸化物などのような酸化シリコン被膜
１６によって覆われる。酸化物被膜１６はＩＧＦＥＴゲ
ート電極絶縁体として機能し、通常の厚さ、つまり５０
〜１００ナノメートル、及び通常の純度のものでよい。
酸化物の厚さはケート及びドレン電圧の要件によって決
定されるが、好ましくは、５０〜３００ナノメートルの
範囲である。これか博す過きる場合は、早熟降伏を示す
。これが厚すぎるときは、デバイスの相互コンタクタン
ス、Ｙｍを制限することとなる。リンにて高濃度にドー
プされた多結晶シリコンのケート電極３４が、先行技術
における自己整合ケートＩＧＦＥＴにて、通常に見られ
るごとく、ゲート絶縁体１６Ｉ：に覆うように位置する
。
本発明においては、他のＩ　ＧＦＥＴと比較してこのド
ーパント及びドーピング　レベルはそれほど重要でない
。ゲート電極３４はまたＩＧＦＥＴゲート電位を加える
だめの適当な手段に接続された電気コンタクト　パッド
のようなウェーハ１０の他の部分に延在する統合部分３
４ａを持つ。
多結晶シリコン　ケート電極３４はゲート酸化物被膜１
６内の間隙２０及び２０ａを辿してチャネル領域３２に
コンタクトする。チャネル領域３２は間隙２０及び２０
ａに整合する２個のアイランド状のｐ−ｍ領域３６及び
３６ａを含む。第１図の平面図においては、ｐ−型領域
３６及び３６ａの外縁はそれぞれ間隙２０及び２０ａを
囲こむように見える。
多結晶シリコン　ゲート電極３４は、完全にそれらの境
界内で、ｐ−型領域３６及び３６ａの各々とコンタクト
する。それぞれゲート酸化物間隙２０及び２０ａを通じ
て延在してｐ。
−型アイランド３６及び３６ａとコンタクトするゲート
電極３４の部分は、参照番号３４ｂ及び３４ｂ′によっ
て示される。
島状領域、３６及び３６ａのサイス及び間隔は本発明に
とって特別に重要なものではない。
第１図から第３図では、これらは比較的大きく、そして
互いに接近して示されているが、゛これは単に図解の都
合によるものである。例えば、０．４ミリメートル、１
ミリメートル、２．４ミリメートル、４ミリメートル及
び１０ミリメートルの中心間隔で置かれた３マイクロメ
ートルＸ３ミクロンメートルのｐ　−ａＨ４ｊｌ域が使
用されている。このような接合間隔は４ミクロンメート
ル及び８ミクロンメートルのゲート長を持つトランジス
タで使用されている。これら例より、島状領域の間隔の
増加は容易に可能であり、ゲート電圧、つまりデバイス
をオフにするのに必要な′電圧は、約３ミリメートル以
ヒの間隔まで大きな増加は示さないことがわかる。約１
センチメートルのアイランド間隔では、ゲート電圧は単
に約１０チ増加するのみである。従って、少なくともゲ
ート幅の１センチメートル間隔で島を含むことは好まし
い仁とであり、より好ましくは、ゲート幅の少なくとも
３ミリメートル間隔で島を含む。４ミクロンメートル長
のチャネル領域においては、１センチメートルの島間隔
はチャネル長よりも約１０００倍大きい。４０あるいは
５０センチメートルのチャネル幅では、１００程度の島
を使用するのみですむ。
一方、デバイス設計によって追加の島に対する追加の面
積の使用が可能なときは、島３６及び３６ａの間隔を３
ミリメートルよりも狭くして、４０〜５０センチメート
ルのチャネル幅に対して１０００．ｉるいはそれ以ヒの
島を使用することもできる。
これまでの試験の結果は島３６及び３６ａはチャネル領
域の重要な部分を構成しないことを示す。従って、チャ
ネル特性は基本的にはｐ−型態の存在に影響を受けない
。島３６及び３６ａはチャネル面積の０．０１％あるい
はそれ以下を構成することで十分であるように考えられ
る。逆に、これらは総ゲート面積の最高０．５％までを
構成しても満足な結果を提供できる。しかし、チャネル
面積の約５チ以上を構成する面積を持つ島は使用するこ
とは無理である。実際、半導体絶縁界面に蓄積する荷電
を除去する点が必要であるのみである。従って、面積は
全く重要でない。同様に、島３６及び３６ａはソースと
ドレン間の半分はなれた中央に示されているか、これも
基本的なことがらではない。しかし、マスキング耐性の
観点からは、これは好まし７いことである。必要なこと
は、ｐ−型態が早熟なドレン−ゲート降伏を防げるよう
にドレンから十分に離れて位置することである。通常、
この間隔は約３ミクロンメートルあるいはそれ以りであ
る。
本発明に従って形成される薄膜トランジスタ内のチャネ
ル長及びチャネル幅は本発明によらずに形成される薄膜
トランジスタ内のチャネル長とチャネル幅と同一である
。パワートランジスタではチャネル長に対するチャネル
幅の比は抵抗を最少にするためできるだけ大きくあるべ
きである。
本発明に従って調製されるＩＧＦＥＴは市販の開始物質
を使用して作くられるが、これは７．６センチメードル
の直径を持つサファイア基板りの１オーム−センチメー
トルのｎ−型シリコンの１．２ミクロンメートル厚の鳩
である。シリコン　ウェーハの半分を最初２４０ｋｅＶ
にて平方センナメートル当たり１×１０′２個の３１　
ｐ“１を注入することによって、抵抗率をその半分の０
．６６オームーセンチメードルに低下させる。このウェ
ーハを次にフォトマスク及び侵食して複数の不連続のシ
リコンの島を形成する。次に、各地の衣聞に二酸化シリ
コンの１５０ナノメートル厚漕を成長させる。
この酸化物は結果として得られるＩＧＦＥＴ内のゲート
酸化物としての性能を持つのに十分な純度である。これ
ら島を次にフォト侵食することによって、結果としての
デバイス内のｐ島状領域３６あるいは３６ａとなる各領
域とのゲート酸化物に小さな窓を開ける。フォト侵食マ
スクを除去する前に、この基板の表面に１００　ｋｅＶ
にて平方センナメートル当たりｌＸｌ０”個の原子の投
与量にて４９　Ｂ　Ｆ２＋のブランケット移入を行なう
。
前述の移入の後、この基板を窒素中で約３時間、１１０
０℃にて加熱して図面中において診照番号３６及び３６
ａにて示されるｐ領域を形成する。これは、単に、先に
移入されたホウ素を再分散するばかりでなく活性化する
。次に、低圧化学気相堆積にて基板ヒに多結晶シリコン
の約１ミクロンメートル厚のブランケット層を沈殿する
。これをフォトマスクし侵食することによって、各シリ
コンの高上に多結晶シリコン　ゲート電極の区切りを付
ける。次にゲート　マスキングを除去し、そして先に形
成されたゲート酸化物内にソース及びドレンのコンタク
ト　ウィンドウを開くために基板を再びフォトマスクす
る。この最後のフォトマスクを除去する前に、この基板
に、１４０　ｋｅＶにて平方センナメートル当たり２Ｘ
１０”個の原子の投与量にて３１　ｐ＋のブランケット
移入を行なうことによって、ゲート電極の反対側の端の
ソース及びドレン領域をドープしてｎ　型導電型にする
。この移入中、ゲートはこのフォトエツチングに使用さ
。
れるフォト　レジスト　マスクによって保護される。次
に、このフォト　レジストを除去し、そして、基板に平
方センナメートル当たり３Ｘ１０１６個の原子の投与量
にて８０　ｋｅＶにて　Ａｓ　のブランケット移入を行
なうことによってゲート多結晶シリコンをドープし、ま
たソース及びドレン　コンタクト領域をさらにドープす
る。次に基板を再び加熱することによって窒素内で３０
分間、１０００℃にて３１ｐ＋　及び　Ａｓ　移入の再
分布及び活性化を行なう。
つぎに、基板辷にアルミニウムの約１．５ミクロンメー
トル厚のブランケット被膜を電子ビーム蒸着し、続いて
、ソース、ドレン及びゲートコンタクトを含む金属化パ
ターンの区切りを作くるためにフォト侵食を行なう。好
ましくは、４チの水素を含む窒素内で３０分間、４６０
℃にて基板を加熱する。
第４図及び５図は、それぞれ、本発明にょつで及び本発
明によらないで製造された同一の薄膜空乏モードｎ−チ
ャネルＩＧＦＥＴを示す。これらトランジスタは前述の
説明に従って製造されたものである。従って、これらは
約１．２ミクロンメートルのチャネル埋を持つ。第４図
及び５図においては、ソース−ドレン電流が５ミリアン
ペアの垂直間隔にて示される。ソース−ドレン電圧は１
ボルトの垂直間隔にて示される。各々のトランジスタの
ドレン特性はそれぞれゲート電極の電位の１ボルトの負
の増加を表わす曲線によって示される。第４図より、ゲ
ート電極に約マイナス４ボルトが加えられた後は、ゲー
ト電位のそれ以ヒの増加に伴なうソース−ドレン電流の
それ以ヒの大きな減少がみられないことがわかる。マイ
ナス５ボルトの後には減少は全くみられない。これは先
行技術のデバイスと一致することである。逆に、第５図
は、例えば、そうでなければ同一のｎ−型チャネル内に
第１図から第３図の島３６及び３６ａのようなｐ−ｆＭ
島を含むことによって、ソース−ドレン電流がゲート電
極に加えられる各追加の電圧に伴って増加することを示
す。ソース−ドレン電流は約９ボルトのゲート電圧にて
ほぼ抑制され、そして、１０ボルトにて完全に抑制され
る。従って、本発明では、比較的厚いチャネル領域にお
いてもソース−ドレン電流の完全なピンチ−オフが可能
である。
前述の説明のとと＜、’ｐＪ！アイランド３６及び３６
ａはｎ−型チャネル薄膜ＩＧＦＥＴのソース−ドレン電
流の完全なビンデーオフを可能°とする。ｎ−型態は、
もちろん、＋１−チャネル薄膜ＩＧＦＥＴ内に使用され
る。
さらに、前述の説明より島３６及び３６ａがいかにＩＧ
Ｆ’ＥＴの空乏モード動作を促進するか、つまり、通常
オンであるＩＧＦＥＴをオフにすることを助けるかが理
解できる。
さらに、これら島はデバイスをオンにするように、つま
り低い”オン″抵抗率を与えるように調節することもで
きる。これはｐ−型島３６及び３５ａの各々の中にｎ−
型態を入れることによって達成できる。これは空乏モー
ドＩＧＦＥＴのゲート電位及び動作を蓄積モードに反転
することを可能とする。第６図はこのようなデバイスを
示す。本質的に、第６図は第１図から第３図に示すのと
類似のデバイスを示す。このデバイスはソース３８、中
間チャネル４２及びドレン４０を持つ。チャネル４２１
：の誘電層４４はゲート電極４６をこのチャネルから分
離する。誘電層４４内の間隙４８はゲート電極４６のチ
ャネル４２へのコンタクトを可能にする。しかし、これ
が非常に異なる点は、ｎ−型島領域５０ａ。
５０ｂ、５０ｃ、及び５０ｄが、それぞれｐ−型島領域
５２ａ、５２ｂ、５１ｃ及び５２ｄの完全に内部にネス
トされていることである。
各々のｎ−型態５０ａ　、５０ｂ　、’５０ｃ　、及び
５０ｄは、それぞれ対応するｐ−２〜り島５２ａ、５２
ｂ、５２ｃ及び５２ｄとｐｎ接合５４を形成する。島５
２ａ　、・５２ｂ　、５２ｃ。
及び５２ｄは、本発明の先の例と同様に、それぞれこの
チャネルとのｐｎ接合５６を形成する。従って、ゲート
電極に加えられる電圧の極性と無関係に、接合５４か５
６のいずれかが逆バイアスされ、電気の流れをブロック
する。
ゲート電極４６に負の電圧が加えられると、ソース−ド
レン電流は本発明の第１図から第３図の実施態様と同様
な方法にてピンチオフされる。ゲート電極４６に正の電
圧が加えられると、ゲート誘電層４４の下に電子が蓄積
され、ソース及びドレン領域３８及び４０の間のチャネ
ル４２内の電気の流れを促進する。
第６図及び第７図のＩ　ＧＦＥＴの″′オン″抵抗率は
こうして大きく減少される。１例では、ゲート電極４６
に正の６ボルトを加えることによってこれが５０％の減
少をみせた。
第７図はまた島状領域がチャネル領域の延長された部分
に位置する好ましい配置−を示す。
これは、通常、好ましいとされる非常に短い、つまり、
４ミクロンメートルのチャネルを提供する。このチャネ
ル長では島領域、特に２個のうめ込まれたアイランドを
製造することは困難である。これは島を作くる部分のチ
ャネルを延長することによって達成される。別の言葉で
説明するなら、チャネルはＨ６状の領域が位置する部分
を除いてすべて短かくされる。第７図は指間状の構造の
指の付は根の所に位置するチャネルの延長部を示す。
先の例は本発明がいかに横島膜■ＧＦＥＴ構造に使用さ
れるかを示す。本発明は嶺薄膜ＩＧＦＥＴにも導入する
ことができる。第８図は本発明を含む縦薄膜ＩＧＦＥＴ
の１例を示す。
第８図は絶縁体基板６０ヒのシリコン］二に位置するは
しご状ゲート電極５Ｂの横４’４５８ａの断面図を示す
。絶縁基板６０ｈのシリコンはｎ−型シリコン　ウェー
ハ６２であるが、これは酸素イオン注入されシリコン（
図示なし）の薄膜の下に形成された基板二酸化シリコン
層６４を持つ。この再シリコン表面層及び表面下の重化
シリコン層に適当なソース領域間隙を開けた後、より厚
い単結晶シリコン層６６をエピタキシャル沈殿して１つ
の層を形成し、この中にＩＧＦＥＴを形成する。次にエ
ピタキシャルＪ曽６６のＬにゲート防電１＠６８を形成
して、その最上部にはしご状の多結晶シリコン　ゲート
電極５８を形成する。
このはしご状ゲート電極は平面的に見たとき、先に開け
たソース領域の溝がはしごの横棒と平行となり横棒間に
交互の間隔を持つように配置される。複数のｎ型領域を
横棒５８ａの間の全ての空間に形成する。各々のはしご
横棒５８ａの下にＩ　ＧＦＥＴチャネル領域ＴＯを配置
する。こうして、交互にｎｕｉＪ域がソース領域７２及
びドレン領域７４となる。各科のチャネル領域７０は、
前述したように、ゲート電極５８に電気的に短絡するｐ
　島領域７６を持つ。ゲート電極５８辷のり：ノシリカ
　ガラス（ｐｈｏｓｐｈｏ　５ｉｌｉｅａｔｅ　ｇｌａ
ｕｓ　）被膜７８はゲート電極５８をそのヒを核う金属
化ｊ曽８０から隔離するが、該金属化層８０はドレン領
域７４と交互はしご横棒５８ａの間のコンタクトを提供
する。
本発明の島状領域に適当な電位を加える最も現実的なア
プロニチは、ゲート電極をゲート誘電体内の間隙を通じ
てこれらに電気的に短絡させる方法である。逆に、島を
コンタクトするだめの完全分離手段を提供することもで
きる。
本発明は周知の電界効果トランジスタと比較して同一の
ピンチオフ電位において、より強い電界を提供できる。
チャネル表面から好ましくない少数キャリアを絞りたし
、ケート電極の下の反転層の形成を妨害することによっ
て、トランジスタの単位面積処理能力を増加し、これに
よってチャネル厚さ及び／あるいはドーピングを増加す
ることが可能である。
【図面の簡単な説明】
第１図は本発明に従って製造された薄膜空乏モード横形
ＩＧＦＥＴの部分簡略平面図；第２図は第１図の線２−
２に沿う断面図↓第３図は第１図の線３−３に沿う断面
図；第４図及び５図はそれぞれ本発明による及び本発明
によらないいろいろなゲート電圧（及びいろいろなソー
スードレンケート電圧での類似の薄膜空乏モードＩＧＦ
ＥＴへのソース−ドレン電流の影響を示した図； 第６図は本発明によって製造された蓄積モードＩＧＦＥ
Ｔを示す第７図の線６−６に沿う部分断面図； 第７図は第６図の線７−７に沿う平面図；及び 第８図は本発明によって製造された薄膜空乏モード縦形
ＩＧＦＥＴの部分平面図である。 刊 図面の浄書（内容に変更なし） 第４図 第５図 手続補正書（方式） 昭和６０年６月ｄ　＋３ 特許庁長官　志賀　学　殿 １、事件の表示昭和５９年　特許　願第２４０８８６号
３　補正をする者 事件との関係　特許出願人 氏名　ゼネラル　モーターズ　コーポレーション（名称
） ４代理人 ５　補正命令の日付　昭和６０年２月６日（発送日：昭
和６０年２月２６１４） （１）明細書第４頁第１６行目の 「ろ、詳細な説明」を ［ろ１発明の詳細な説明］と訂正する。 （２）別紙のとおり鮮明Ｃ二描しまた第４図及び第５図
を提出致します。 ８、添付書類の目録 図　面（第４図、第５図）　１通

Claims (1)

  1. 【特許請求の範囲】 １、絶縁ゲート、所定の導電型のチャネル（３２，４２
    ，７０）、該チャネルを覆う誘電体（１６，４４，６８
    ）、及び該誘電体を覆うゲート電極（３４，４６，５８
    ３を有する電界形トランジスタにおいて、 該チャネルがその表面Ｅに反対の導電型の少なくとも１
    個の島（３６，５２，７６）を含み、核晶がこれに逆バ
    イアスを加える手段を有し、以ってゲート電極に所定の
    ピンチオフ電位が加えられたとき該チャネル表面から好
    ましくない少数電流キャリアが絞り出されることを特徴
    とする電界効果形トランジスタ。 ２、特許請求の範囲第１項に記載の電界効果形トランジ
    スタにおいて、 該１個あるいは複数の島の領域（３６，５２゜７６）が
    該チャネル（３２，４２，７０）の５％以下を構成し、
    該チャネル誘電体（１６゜４４．６８）が該１個あるい
    は複数の所定の島の完全に境界内に１個あるいは複数の
    開口部（２０，４８）を有し、該ゲート電極（３４，４
    ６，５８）が該チャネル誘電体開口部を通じて該１個あ
    るいは複数の所定の島とコンタクトすることを特徴とす
    る電界効果形トランジスタ。 ３、特許請求の範囲第１項又は第２項に記載の電界効果
    形トランジスタにおいて、 少なくとも２個の島（３６，５２，７６）が存在し、核
    晶が１センチメートル以内の間隔を持つことを特徴とす
    る電界効果形トランジスタ。 ４、特許請求の範囲第３項に記載の電界効果形トランジ
    スタにおいて、 核晶（３６，５２，７６）が１０ミリメートル以内の間
    隔を有し、該チャネル（３２゜４２．７０３表面の１％
    以下を構成する面積を持つことを特徴とする電界効果形
    トランジスタ。 ５．特許請求の範囲第１項、第２項、第３項又は第４項
    記載の電界効果形トランジスタにおいて、 該チャネル（４２）が該第１の島（５２）の完全に範囲
    内に埋め込まれた該チャネルと同一の導゛電型の第２の
    島（Ｓ　Ｏ）、及び該第２の島に電位を加える手段（４
    Ｂ）を含み、以ってゲート電極（４６）に所定のピンチ
    オフ電位が加えられたとき好ましくない少数電流キャリ
    アが該チャネル表面から絞り出され、該ゲート電極に逆
    の極性の電位が加えられたとき、向ｔしたチャネル導電
    性が提供されることを特徴とする電界効果形トランジス
    タ。 ６、特許請求の範囲第１項、第２項、第３項、第４項又
    は第５項記載の電界効果形トランジスタにおいて、 該トランジスタが単結晶シリコン基板（６２）、該シリ
    コン基板上の酸化シリコンの層（６４）、該酸化シリコ
    ン層内の少なくとも１個の開口部、該酸化シリコン層上
    の該間隙を通じて該シリコン基板とコンタクトする部分
    を持つ単結晶シリコンの層（６６）、該シリコン層内に
    位置し該ソース及びドレンと同一の導電型のチャネル領
    域（７０）によって分離されるソース（７２）及びドレ
    ン（７４）から構成され、該領域の１つが該シリコン基
    板とコンタクトするシリコン層部分を含むことを特徴と
    する電界効果形トランジスタ。 ７、特許請求の範囲第６項に記載の電界効果形トランジ
    スタにおいて、 該ソース領域（７２）が該シリコン基板（６２）とコン
    タクトするシリコン層部分を含む領域でおることを特徴
    とする電界効果形トランジスタ。
JP59240883A 1983-11-16 1984-11-16 電界効果形トランジスタ Pending JPS60176271A (ja)

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