JPH02154469A - 縦形電界効果トランジスタ - Google Patents
縦形電界効果トランジスタInfo
- Publication number
- JPH02154469A JPH02154469A JP30828588A JP30828588A JPH02154469A JP H02154469 A JPH02154469 A JP H02154469A JP 30828588 A JP30828588 A JP 30828588A JP 30828588 A JP30828588 A JP 30828588A JP H02154469 A JPH02154469 A JP H02154469A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- window
- source
- source layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 29
- 230000002093 peripheral effect Effects 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 26
- 230000005684 electric field Effects 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 108091006146 Channels Proteins 0.000 description 28
- 238000000034 method Methods 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229930194542 Keto Natural products 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 125000000468 ketone group Chemical group 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は個別素子や集積回路装置に組み込むに適するＤ
ＭＯ３（二重拡散ＭＯ３）の通称で知られている縦形電
界効果トランジスタに関する。
ＭＯ３（二重拡散ＭＯ３）の通称で知られている縦形電
界効果トランジスタに関する。
縦形電界効果トランジスタは通常のＭｏ５ｔ・ランジス
タのような横形構造のものと比較して高耐圧かつ大電流
用に適し、従来から主に高周波用のパワートランジスタ
として実用化され広範な用途で用いられている。この縦
形電界効果トランジスタは、集積回路技術を利用して作
られる微小トランジスタを多数個並列接続した構造をも
つので、上のパワートランジスタ等の個別素子に限らず
、負荷を直接駆動する集積回路装置への組み込み用にも
通ずる。第３図はこの代表的な従来例を示すもので、同
図（ａ）はその一部拡大平面図、同図（ｂ）にはそのＸ
−Ｘ矢視断面図である。
タのような横形構造のものと比較して高耐圧かつ大電流
用に適し、従来から主に高周波用のパワートランジスタ
として実用化され広範な用途で用いられている。この縦
形電界効果トランジスタは、集積回路技術を利用して作
られる微小トランジスタを多数個並列接続した構造をも
つので、上のパワートランジスタ等の個別素子に限らず
、負荷を直接駆動する集積回路装置への組み込み用にも
通ずる。第３図はこの代表的な従来例を示すもので、同
図（ａ）はその一部拡大平面図、同図（ｂ）にはそのＸ
−Ｘ矢視断面図である。
この例での縦形電界効果トランジスタは、個別素子用の
ｎチャネル形のものであって、第３図（ｂ）のドレイン
層２は高不純物濃度の低抵抗性のｎ形とされ、その上の
エピタキシャル層等の半導体領域３もｎ形で、動作上は
これかトレイン領域の役目を果たす。この半導体領域３
の表面をごく薄いゲート酸化膜４を介して覆うように多
結晶シリコン等のゲート５が設けられ、さらに同図（ａ
）に示すように、このゲート５にふつうは数〜１０μ角
程度０正方形の窓５ｂがこの例では正方配列で多数個抜
かれる。なお、この窓５ｂは六角形に形成されることも
あり、この場合には窓５ｂはその形状に応して六方配列
される。
ｎチャネル形のものであって、第３図（ｂ）のドレイン
層２は高不純物濃度の低抵抗性のｎ形とされ、その上の
エピタキシャル層等の半導体領域３もｎ形で、動作上は
これかトレイン領域の役目を果たす。この半導体領域３
の表面をごく薄いゲート酸化膜４を介して覆うように多
結晶シリコン等のゲート５が設けられ、さらに同図（ａ
）に示すように、このゲート５にふつうは数〜１０μ角
程度０正方形の窓５ｂがこの例では正方配列で多数個抜
かれる。なお、この窓５ｂは六角形に形成されることも
あり、この場合には窓５ｂはその形状に応して六方配列
される。
チャネル形成層６ば、ゲート５をマスクとしてその窓５
ｂからイオン注入法を利用してＰ形で拡散され、その周
縁部がゲート５の下にもぐり込むように作り込まれる。
ｂからイオン注入法を利用してＰ形で拡散され、その周
縁部がゲート５の下にもぐり込むように作り込まれる。
ついで、同様にゲー１−５をマスクとするイオン注入法
により、強いｎ形のソース層７がチャネル形成層６より
は浅くかつその周縁が僅かにゲート５の下にちくり込む
ように拡散される。さらに窓５ｂの中央部に、強いＰ形
のコンタクト層８が、同図（ｂ）かられかるようにソー
ス層７を突き抜けてチャネル形成層６に達するように拡
散される。以後は同図（ｂ）に示すように、酸化膜等の
絶縁膜９がゲート５を覆うように設けられ、さらにその
上にソース電極１０が窓５ｂ内のソース層７およびコン
タクト層８の表面に導電接触するように設けられる。図
の下側のドレイン層２にはトレイン電極１１が接続され
る。なお、同図（ａ）は図示の都合上ソース電極１０が
ない状態で示されていることを留意されたい。
により、強いｎ形のソース層７がチャネル形成層６より
は浅くかつその周縁が僅かにゲート５の下にちくり込む
ように拡散される。さらに窓５ｂの中央部に、強いＰ形
のコンタクト層８が、同図（ｂ）かられかるようにソー
ス層７を突き抜けてチャネル形成層６に達するように拡
散される。以後は同図（ｂ）に示すように、酸化膜等の
絶縁膜９がゲート５を覆うように設けられ、さらにその
上にソース電極１０が窓５ｂ内のソース層７およびコン
タクト層８の表面に導電接触するように設けられる。図
の下側のドレイン層２にはトレイン電極１１が接続され
る。なお、同図（ａ）は図示の都合上ソース電極１０が
ない状態で示されていることを留意されたい。
以上の構造をもつ縦形電界効果トランジスタでは、第３
図（ｂ）に示すようにゲート５からゲート端子Ｇが、ソ
ース電極１０からソース端子Ｓが、トレイン電極１１か
らドレイン端子りがそれぞれ導出され、例えばドレイン
端子りを正の電位に、ソース端子Ｓを接地電位にそれぞ
れ置いた状態で使用される。ゲート端子Ｇに正の電圧が
与えられた時、ゲート５の下のｎ形のチャネル形成層６
の表面にｎ形のチャネルが形成され、図示のように多数
−トヤリアとしての電子ｅがｎ形のソース層７からこの
ｎチャネルを経てｎ形の半導体領域４に入り、この半導
体領域４内を縮方向に流れてｎ形のドレイン層２に至る
。
図（ｂ）に示すようにゲート５からゲート端子Ｇが、ソ
ース電極１０からソース端子Ｓが、トレイン電極１１か
らドレイン端子りがそれぞれ導出され、例えばドレイン
端子りを正の電位に、ソース端子Ｓを接地電位にそれぞ
れ置いた状態で使用される。ゲート端子Ｇに正の電圧が
与えられた時、ゲート５の下のｎ形のチャネル形成層６
の表面にｎ形のチャネルが形成され、図示のように多数
−トヤリアとしての電子ｅがｎ形のソース層７からこの
ｎチャネルを経てｎ形の半導体領域４に入り、この半導
体領域４内を縮方向に流れてｎ形のドレイン層２に至る
。
ソース層７とコンタクト層８はソース電極ｌＯにより短
絡されており、これによってチャネル形成層６がソース
層７と実質上同電位に保たれて、この電界効果トランジ
ノ、夕のゲートしきい値が安定化される。オフ動作時に
掛かる電源電圧は、半導体領域４とチャネル形成層６と
の間のｐｎ接合から半導体領域４内に延びる空乏層によ
って主に負担されるので、高耐圧値をこの縦形電界効果
トランジスタに持たせるごとができる。また、電流容量
は当然そのチャぶル幅ずなわちソース層７の周辺長によ
って決まるから、フ第１・プロセス精度から許される限
り並列接続する微小トランジスタのパターンを小形化し
て単位チップ面積あたりのソース層７の周辺長の合計を
増加させることにより、その電流容量の向上ないしはオ
ン抵抗の減少が図られる。
絡されており、これによってチャネル形成層６がソース
層７と実質上同電位に保たれて、この電界効果トランジ
ノ、夕のゲートしきい値が安定化される。オフ動作時に
掛かる電源電圧は、半導体領域４とチャネル形成層６と
の間のｐｎ接合から半導体領域４内に延びる空乏層によ
って主に負担されるので、高耐圧値をこの縦形電界効果
トランジスタに持たせるごとができる。また、電流容量
は当然そのチャぶル幅ずなわちソース層７の周辺長によ
って決まるから、フ第１・プロセス精度から許される限
り並列接続する微小トランジスタのパターンを小形化し
て単位チップ面積あたりのソース層７の周辺長の合計を
増加させることにより、その電流容量の向上ないしはオ
ン抵抗の減少が図られる。
上述のように縦形電界効果ｌ−ランジスタではそれに掛
かる電圧は主には半導体領域４内で負（１されるものの
、そのごく短いふつうは１〜２μ−程度のチャネル長に
過電圧が掛かると、チャネルのいわゆるパンチスルーが
発生し°Ｃ制御不能になり、このパンチスルー電圧を向
上しようとすると、電流容量の方が減少しやすい問題が
ある。
かる電圧は主には半導体領域４内で負（１されるものの
、そのごく短いふつうは１〜２μ−程度のチャネル長に
過電圧が掛かると、チャネルのいわゆるパンチスルーが
発生し°Ｃ制御不能になり、このパンチスルー電圧を向
上しようとすると、電流容量の方が減少しやすい問題が
ある。
上述のパンチスルーは第３図（ａ）からもわかるように
、チャネル形成層６およびソース層７の方形の拡散パタ
ーンの角部に電界が集中するために発生じやすく、この
電界集中を極力緩和するため、例えば図では１個所にの
み示された連絡層６ａを隣合う４個のチャネル形成層６
の角部を相互に結合するようにＸ形で設けるなどの上火
が従来からなされている。ところが、この角部に元来チ
ャネル電流が多く流れやすいこともあって、この１・段
では角部に流れる電流がなくなるから、ソース層７の有
効周辺長が減少し゛ζ電流容量がかなり減少してしまう
。また、連絡層６ａはもちろんゲート５を設ける前に拡
散して置かねばならず、チャネル形成層６やソース層７
のようにゲートをマスクとづるいわゆる自己整合拡散が
できないから、フォトプロセスに非常な高精度を要する
ほか、工程数が増す問題を持し込むことになる。
、チャネル形成層６およびソース層７の方形の拡散パタ
ーンの角部に電界が集中するために発生じやすく、この
電界集中を極力緩和するため、例えば図では１個所にの
み示された連絡層６ａを隣合う４個のチャネル形成層６
の角部を相互に結合するようにＸ形で設けるなどの上火
が従来からなされている。ところが、この角部に元来チ
ャネル電流が多く流れやすいこともあって、この１・段
では角部に流れる電流がなくなるから、ソース層７の有
効周辺長が減少し゛ζ電流容量がかなり減少してしまう
。また、連絡層６ａはもちろんゲート５を設ける前に拡
散して置かねばならず、チャネル形成層６やソース層７
のようにゲートをマスクとづるいわゆる自己整合拡散が
できないから、フォトプロセスに非常な高精度を要する
ほか、工程数が増す問題を持し込むことになる。
チャネル形成層６および・ソース層７を前述のように六
角形に形成するものごは、角の角度が１２０度になるの
で電界集中は方形の９０度の場合よりもかなり緩和され
るが、実験結果でも上述の連絡層６ａを設ける程の効果
は得られない。また、縦形電界効果トランジスタを集積
回路装置に作り込む場合、その微小トランジスタの並列
接続数かふつう数十個程度なので、それらを合理的に六
方配列するのがかなり困難である。すなわち、各微小ト
ランジスタの大きさには利用できるフォトプロセスの精
度Ｑこよって下限があるから、予定の面積内に必要個数
を納めようとすると寸法が半端になって面積の利用効率
が落ちたり、やむなく予定面積を広げなけれはならなく
なっ−Ｃしまう。
角形に形成するものごは、角の角度が１２０度になるの
で電界集中は方形の９０度の場合よりもかなり緩和され
るが、実験結果でも上述の連絡層６ａを設ける程の効果
は得られない。また、縦形電界効果トランジスタを集積
回路装置に作り込む場合、その微小トランジスタの並列
接続数かふつう数十個程度なので、それらを合理的に六
方配列するのがかなり困難である。すなわち、各微小ト
ランジスタの大きさには利用できるフォトプロセスの精
度Ｑこよって下限があるから、予定の面積内に必要個数
を納めようとすると寸法が半端になって面積の利用効率
が落ちたり、やむなく予定面積を広げなけれはならなく
なっ−Ｃしまう。
本発明は従来技術がもつかかる問題を解決し、チャネル
部内に電界集中がほとんどなく、大きな電流容量をとる
ことができる縦形電界効果トランジスタを得ることを目
的とする。
部内に電界集中がほとんどなく、大きな電流容量をとる
ことができる縦形電界効果トランジスタを得ることを目
的とする。
（課題を解決するだめの手段〕
この目的は本発明によれば縦形電界効果１ランジスタを
、電界効果トランジスタを作り込むべき一方の導電形を
もつ半導体領域の一方の表面をゲート酸化膜を介しζ覆
うように設けられ半導体領域の一方の表面に通じる細長
な窓が明４ｊられたゲー１−と、ゲートの窓から周縁部
分をゲート士に入り込ませて他方の導電形で拡散された
チャネル形成層と、ゲートの窓からチャネル形成層に重
ねてそれよりも浅く一方の導電形で拡散されたソース層
と、ソース層内にゲートの細長な窓が延びる方向に分布
して複数個配置されソース層の表面からチャネル形成層
に達するように他方の導電形で拡散されたコンタクト層
と、ゲートの窓内のコンタクト層およびソース層の少な
くともコンタクト層相互間部分に導電接触して両層の表
面を短絡するように設けられたソース電極と、半導体領
域の他方の面側から導出されたドレイン電極とで構成す
ることによって達成される。
、電界効果トランジスタを作り込むべき一方の導電形を
もつ半導体領域の一方の表面をゲート酸化膜を介しζ覆
うように設けられ半導体領域の一方の表面に通じる細長
な窓が明４ｊられたゲー１−と、ゲートの窓から周縁部
分をゲート士に入り込ませて他方の導電形で拡散された
チャネル形成層と、ゲートの窓からチャネル形成層に重
ねてそれよりも浅く一方の導電形で拡散されたソース層
と、ソース層内にゲートの細長な窓が延びる方向に分布
して複数個配置されソース層の表面からチャネル形成層
に達するように他方の導電形で拡散されたコンタクト層
と、ゲートの窓内のコンタクト層およびソース層の少な
くともコンタクト層相互間部分に導電接触して両層の表
面を短絡するように設けられたソース電極と、半導体領
域の他方の面側から導出されたドレイン電極とで構成す
ることによって達成される。
上記構成において、チャネル形成層およびソス層はそれ
ぞれゲートをマスクとしてその窓から従来と同様に自己
整合的に拡散されるので、いずれも窓の形状に応した細
長ムパターンに形成される。縦形電界効果トランジスタ
に持たせるへき電流容量は、ソース層１個の細長なパタ
ーンの長さすなわちその周辺長によっても変わるが、主
には従来と同様にチャネル形成層の個数によって決まり
、従って本発明においてもソース層はふつう複数個ない
し多数個がその細長なパターンの側方に並べて並設され
る。
ぞれゲートをマスクとしてその窓から従来と同様に自己
整合的に拡散されるので、いずれも窓の形状に応した細
長ムパターンに形成される。縦形電界効果トランジスタ
に持たせるへき電流容量は、ソース層１個の細長なパタ
ーンの長さすなわちその周辺長によっても変わるが、主
には従来と同様にチャネル形成層の個数によって決まり
、従って本発明においてもソース層はふつう複数個ない
し多数個がその細長なパターンの側方に並べて並設され
る。
さて、縦形電界効果トランジスタ用に割り当てられたあ
る一定の面積から最大の電流容量を得るには、各ソース
層の細長なパターンの幅ないしゲトに明りる窓のパター
ンの幅をフォトプロセスの精度１語される限り小さくし
て、できるだけ多数個のソース層をこの面積内に作り込
む必要かある。しかし、」−記の構成にいうように、ソ
ース電極がケー［の窓内でソース層およびコンタクト層
に導電接触され、フォトプロセス」二はこのソース電極
またはコンタクト層の幅が最小寸法になる。
る一定の面積から最大の電流容量を得るには、各ソース
層の細長なパターンの幅ないしゲトに明りる窓のパター
ンの幅をフォトプロセスの精度１語される限り小さくし
て、できるだけ多数個のソース層をこの面積内に作り込
む必要かある。しかし、」−記の構成にいうように、ソ
ース電極がケー［の窓内でソース層およびコンタクト層
に導電接触され、フォトプロセス」二はこのソース電極
またはコンタクト層の幅が最小寸法になる。
このため、本発明においては、このソース電極またはコ
ンタクト層の幅を）Ａトプロセス精度から許される最小
寸法に選定するのが、最大の電流容量を得る上で最も望
ましいことになる。
ンタクト層の幅を）Ａトプロセス精度から許される最小
寸法に選定するのが、最大の電流容量を得る上で最も望
ましいことになる。
本発明では前述の構成にいつように、デートには細長な
窓が明けられ、ゲートをマスクｊる拡散によりソース層
およびチャネル形成層も細長なストライプ状のパターン
に形成され、ソース層内にはその細長なパターンに沿っ
てコンタクト層が複数個分布配置されるので、従来の所
定力量に並ぶ微小トランジスタを複数個相互にストライ
ブ状にいわば連結した構造になる。従って、従来の各微
小トランジスタごとにあったソース層等の角部が消失し
、チャネル部内に電界集中かほとんどなくなってバンチ
スルー電圧が格段に向上される。もちろん、ストライプ
の端には適宜に例えは半円状の丸みをもたせることによ
って、ストライブ状パターンの端部における電界集中も
実用上問題がない程度に緩和でき、場合によっては複数
個のストライブの端同志を連結して端のない１個のルー
プに形成することもできる。
窓が明けられ、ゲートをマスクｊる拡散によりソース層
およびチャネル形成層も細長なストライプ状のパターン
に形成され、ソース層内にはその細長なパターンに沿っ
てコンタクト層が複数個分布配置されるので、従来の所
定力量に並ぶ微小トランジスタを複数個相互にストライ
ブ状にいわば連結した構造になる。従って、従来の各微
小トランジスタごとにあったソース層等の角部が消失し
、チャネル部内に電界集中かほとんどなくなってバンチ
スルー電圧が格段に向上される。もちろん、ストライプ
の端には適宜に例えは半円状の丸みをもたせることによ
って、ストライブ状パターンの端部における電界集中も
実用上問題がない程度に緩和でき、場合によっては複数
個のストライブの端同志を連結して端のない１個のルー
プに形成することもできる。
一方、上述のように微小トランジスタが相互連結される
ので、連結されたソース層部分の周辺長が利用できない
ごとになるが、実施例で述べるように各ストライブの幅
を狭めて単位面積あたりこれを多数個並べることにより
、全体としてはソース層の周辺長を従来よりも長くとっ
て電流容量をむしろ増加さゼることかできる。また、集
積回路装置に作り込む縦形電界効果トランジスタでは、
フォトプロセス精度に制約されることなく与えられた面
積−杯にストライブないしループの長さを取れるから、
面積の利用効率が向上してその結果電流客足が増加する
。
ので、連結されたソース層部分の周辺長が利用できない
ごとになるが、実施例で述べるように各ストライブの幅
を狭めて単位面積あたりこれを多数個並べることにより
、全体としてはソース層の周辺長を従来よりも長くとっ
て電流容量をむしろ増加さゼることかできる。また、集
積回路装置に作り込む縦形電界効果トランジスタでは、
フォトプロセス精度に制約されることなく与えられた面
積−杯にストライブないしループの長さを取れるから、
面積の利用効率が向上してその結果電流客足が増加する
。
以下、図を参照しながら本発明の詳細な説明する。第１
図は本発明によるｎチャネル形の縦形電界効果トランジ
スタを集積回路装置内に作り込んだ例を示すもので、同
図（ａ）にはその要部拡大平面図が、同図（ｂ）にはそ
のＸ−ｘ矢視断面図が、同図（Ｃ）にはそのＹ−Ｙ矢視
断面図がそれぞれ示されている。この図中の前に説明し
た第３図に対応する部分には同じ符号が付されている。
図は本発明によるｎチャネル形の縦形電界効果トランジ
スタを集積回路装置内に作り込んだ例を示すもので、同
図（ａ）にはその要部拡大平面図が、同図（ｂ）にはそ
のＸ−ｘ矢視断面図が、同図（Ｃ）にはそのＹ−Ｙ矢視
断面図がそれぞれ示されている。この図中の前に説明し
た第３図に対応する部分には同じ符号が付されている。
第１図（ｂ）および（Ｃ）に示すように、集積回路装置
用の半導体基板１は通例のように例えばｐ形であって、
その表面にいわゆる埋込層として強いｎ形の１１４７層
２がまず拡散され、その上に半導体領域３として通常の
ようにエピタキシャル層が例えば１０〜２０ｐｌの厚み
にｎ形で成長される。このエピタキシャル層は、その表
面から強いｐ形の接合分離層を図示の範囲を囲むパター
ンで基板１に達するまで深く拡散することによって、図
の半導体領域３に接合分離される。ドレインＮ２から外
部にドレイン端子を導出するには、通例のように強いｎ
形の接続層を半導体領域３の図示しない個所の表面から
埋込層としてのドレイン層２に達するように拡散した上
で、その表面に導電接触する電極膜を設りる。
用の半導体基板１は通例のように例えばｐ形であって、
その表面にいわゆる埋込層として強いｎ形の１１４７層
２がまず拡散され、その上に半導体領域３として通常の
ようにエピタキシャル層が例えば１０〜２０ｐｌの厚み
にｎ形で成長される。このエピタキシャル層は、その表
面から強いｐ形の接合分離層を図示の範囲を囲むパター
ンで基板１に達するまで深く拡散することによって、図
の半導体領域３に接合分離される。ドレインＮ２から外
部にドレイン端子を導出するには、通例のように強いｎ
形の接続層を半導体領域３の図示しない個所の表面から
埋込層としてのドレイン層２に達するように拡散した上
で、その表面に導電接触する電極膜を設りる。
半導体領域３に縦形電界効果トランジスタを作り込むに
当たっては、まずその表面を０．１ｎ程度の薄いゲート
酸化膜４で覆った上で、ゲート５用に例えば多結晶シリ
コン層を０．５〜１μ璽の厚みに全面成長させ、それを
フォＩ・エツチングすることによって第１図（ａ）に示
すように細長な窓５ａを明ける。この実施例における窓
５ａの大きさは、例えばその図の上下方向の幅が１０μ
璽程度、左右方向の長さが６０μ墓程度とされ、その両
端部の形状は図示のように半円形とされる。なお、この
第１図（ａ）は図示の都合上、第３図の場合と同様にソ
ース電極１０を取り除いた状態で示されている。
当たっては、まずその表面を０．１ｎ程度の薄いゲート
酸化膜４で覆った上で、ゲート５用に例えば多結晶シリ
コン層を０．５〜１μ璽の厚みに全面成長させ、それを
フォＩ・エツチングすることによって第１図（ａ）に示
すように細長な窓５ａを明ける。この実施例における窓
５ａの大きさは、例えばその図の上下方向の幅が１０μ
璽程度、左右方向の長さが６０μ墓程度とされ、その両
端部の形状は図示のように半円形とされる。なお、この
第１図（ａ）は図示の都合上、第３図の場合と同様にソ
ース電極１０を取り除いた状態で示されている。
ついで、ｐ形のチャネル形成層６を、通例のようなゲー
ト５をマスクとする自己整合方式のイオン注入とそれに
引き続く熱拡散とにより、所定の不純物濃度で例えば３
ｐｍ程度の深さに拡散し、同時にその周縁をゲート５
の下に２〜３μ程度入り込ませる。次に、不純物濃度が
１０２０原子／ ｃｌ程度の強いｎ形のソース層７を、
上と同様にゲート５をマスクとするイオン注入法により
、チャネル形成層６に重ねてただしそれよりは浅い例え
ば１．５μｍの深さに拡散し、この際その周縁をゲート
５の下に若干入り込ませて、ゲート５の下のチャネル形
成層６が例えば１〜１．５μｍのチャネル長を持りよう
にする。以上によっ“Ｃ、チャイ、ル形成層１ｉおよび
ソース層７は、ゲート５の窓５ａと同形の細長なストラ
イブ状パターンで拡散される。
ト５をマスクとする自己整合方式のイオン注入とそれに
引き続く熱拡散とにより、所定の不純物濃度で例えば３
ｐｍ程度の深さに拡散し、同時にその周縁をゲート５
の下に２〜３μ程度入り込ませる。次に、不純物濃度が
１０２０原子／ ｃｌ程度の強いｎ形のソース層７を、
上と同様にゲート５をマスクとするイオン注入法により
、チャネル形成層６に重ねてただしそれよりは浅い例え
ば１．５μｍの深さに拡散し、この際その周縁をゲート
５の下に若干入り込ませて、ゲート５の下のチャネル形
成層６が例えば１〜１．５μｍのチャネル長を持りよう
にする。以上によっ“Ｃ、チャイ、ル形成層１ｉおよび
ソース層７は、ゲート５の窓５ａと同形の細長なストラ
イブ状パターンで拡散される。
ｐ形のコンタクＩ・層８は１０１９原子／（艷程度の高
不純物濃度とされ、この実施例ではそれぞれ５μ−角程
度の大きさの方形パターンで、上のよっに細長なパター
ンに形成されたソース層７内に複数個図示のように並べ
て、それぞれそのＦ側のチャネル形成層に接続する深さ
に拡散され、それらの相互間隔は例えば５μ霧程度とさ
れる。なお、この実施例では、コンタクト層８か）Ａ１
プロセス上の最小寸法となる。
不純物濃度とされ、この実施例ではそれぞれ５μ−角程
度の大きさの方形パターンで、上のよっに細長なパター
ンに形成されたソース層７内に複数個図示のように並べ
て、それぞれそのＦ側のチャネル形成層に接続する深さ
に拡散され、それらの相互間隔は例えば５μ霧程度とさ
れる。なお、この実施例では、コンタクト層８か）Ａ１
プロセス上の最小寸法となる。
以上で半導体層の拡散が終わり、ついで酸化膜等の絶縁
ｖ！、９を１〜２μ朧の厚みに全面に被着した上で、そ
れにゲートの窓５ａよりもやや小さいめの同形のパター
ンで窓をフォＩ・エツチングで抜き、さらにその上を覆
って第１図（ｂ）および（Ｃ）に示すように、ソース電
極１０用にアルミ等の金属膜を１ｎ程度の］Ｖみて真空
蒸着ないしはスパンタする。このソース電極ＪＯは、上
述の窓内でソース層７およびコンタクト層８に導電接触
して両層の表面を短絡し、これによってコンタクト層８
に接続されているチャネル形成層６はソース層７とほぼ
同電位に置かれる。
ｖ！、９を１〜２μ朧の厚みに全面に被着した上で、そ
れにゲートの窓５ａよりもやや小さいめの同形のパター
ンで窓をフォＩ・エツチングで抜き、さらにその上を覆
って第１図（ｂ）および（Ｃ）に示すように、ソース電
極１０用にアルミ等の金属膜を１ｎ程度の］Ｖみて真空
蒸着ないしはスパンタする。このソース電極ＪＯは、上
述の窓内でソース層７およびコンタクト層８に導電接触
して両層の表面を短絡し、これによってコンタクト層８
に接続されているチャネル形成層６はソース層７とほぼ
同電位に置かれる。
第２図は本発明の異なる実施例を第１図（ａ）に対応す
る平面図で示すものである。この実施例ではゲート５に
明けられる窓５ａは第１図の場合と同じく細長であるが
、その幅がさらに狭く例えば７μ墓程度とされる。ｎ形
のチャネル形成層６およびｎ形のソース層７をゲート５
をマスクとしてストライプ状に拡散する要領は第１図の
場合と同しで、両層のケー１−５の下への入り込み量も
同程度とされる。しかしこの実施例では、これらの層の
拡散の次に絶縁膜９が設けられ、それにゲートの窓５ａ
と同形であるがその幅が例えば３ｐ程度の狭い窓が抜か
れる。これがこの実施例におけるフォトプロセス−トの
最小寸法になる。
る平面図で示すものである。この実施例ではゲート５に
明けられる窓５ａは第１図の場合と同じく細長であるが
、その幅がさらに狭く例えば７μ墓程度とされる。ｎ形
のチャネル形成層６およびｎ形のソース層７をゲート５
をマスクとしてストライプ状に拡散する要領は第１図の
場合と同しで、両層のケー１−５の下への入り込み量も
同程度とされる。しかしこの実施例では、これらの層の
拡散の次に絶縁膜９が設けられ、それにゲートの窓５ａ
と同形であるがその幅が例えば３ｐ程度の狭い窓が抜か
れる。これがこの実施例におけるフォトプロセス−トの
最小寸法になる。
ついで、コンタクト層８がソース層７内に複数個並べて
第１図の実施例と同様な要領で、ただし絶縁膜９をマス
クの一部として拡散される。各コンタクト層８の図の左
右方向の長さは前と同しく例えば５−程度とされるが、
その図の上下方向の幅は絶縁膜９の窓の幅と同し３７ｎ
から５μｍ程度までとなる。この第２図には図示されて
いないが、ソース電極１０は絶縁膜９の窓内でコンタク
（・層８とソース層７のコンタクト層相互間部分に導電
接触するように設けられる。
第１図の実施例と同様な要領で、ただし絶縁膜９をマス
クの一部として拡散される。各コンタクト層８の図の左
右方向の長さは前と同しく例えば５−程度とされるが、
その図の上下方向の幅は絶縁膜９の窓の幅と同し３７ｎ
から５μｍ程度までとなる。この第２図には図示されて
いないが、ソース電極１０は絶縁膜９の窓内でコンタク
（・層８とソース層７のコンタクト層相互間部分に導電
接触するように設けられる。
この実施例では、ソース電極１ｏが絶縁膜９の窓内の半
導体層に導電接触する幅をフォトプｌ」セス上許容され
る最小寸法、この例では３μ墓とすることにより、ソー
ス層７のストライプの幅を狭くして単位面積あたり作り
込むストライプ数を増し、電流容量を第１図の実施例の
場合よりもさらに２０％程度増加させることができる。
導体層に導電接触する幅をフォトプｌ」セス上許容され
る最小寸法、この例では３μ墓とすることにより、ソー
ス層７のストライプの幅を狭くして単位面積あたり作り
込むストライプ数を増し、電流容量を第１図の実施例の
場合よりもさらに２０％程度増加させることができる。
また、この実施例の場合、ソース電極のソース層７およ
びコンタクト層８との導電接触面積が前の実施例の場合
よりも減少するが、両層７および８をほぼ同電位に保つ
ことができる。
びコンタクト層８との導電接触面積が前の実施例の場合
よりも減少するが、両層７および８をほぼ同電位に保つ
ことができる。
より高い精度のフォトプロセスを利用できる場合、この
最小寸法をさらに小さく取って電流容量を高めることが
できるが、ソース層７のストライプの端部の半径が小さ
くなって電界集中の問題が若干出てくるので、第２図に
鎖線Ｃで示すようにストライプの端を相互に連結し、全
体では例えば前述のようにループ状として、ストライプ
端での電界集中のおそれをなくすことができる。
最小寸法をさらに小さく取って電流容量を高めることが
できるが、ソース層７のストライプの端部の半径が小さ
くなって電界集中の問題が若干出てくるので、第２図に
鎖線Ｃで示すようにストライプの端を相互に連結し、全
体では例えば前述のようにループ状として、ストライプ
端での電界集中のおそれをなくすことができる。
以上のように構成された本発明による縦形電界効果トラ
ンジスタは例えば１５．０〜２００Ｖの回路電圧で使用
可能な耐圧値とチップ面積１００平方μあたり５０ｍＡ
以上の電流容量を持ち、１ないし４ＭＨｚまでの高周波
の用途に用いるごとができる。また、ゲートしきい値に
ついては、２■程度の低い値を安定して保証することが
できる。
ンジスタは例えば１５．０〜２００Ｖの回路電圧で使用
可能な耐圧値とチップ面積１００平方μあたり５０ｍＡ
以上の電流容量を持ち、１ないし４ＭＨｚまでの高周波
の用途に用いるごとができる。また、ゲートしきい値に
ついては、２■程度の低い値を安定して保証することが
できる。
なお、以上説明した実施例はあくまで例示であり、本発
明はその要旨内で種々の態様で実施をすることができる
。
明はその要旨内で種々の態様で実施をすることができる
。
〔発明の効果］
以上の記載のとおり本発明では、縦形電界効果トランジ
スタのゲートに明ける窓を細長な形状とし、このゲート
の窓から従来と同様にチャネル形成層とその内側のソー
ス層とを順次それらの周縁部分をゲート下に入り込ませ
て拡散して両層を重構造のストライプ状のパターンに形
成し、ストライプ状状のソース層内にコンタクト層を複
数個分布配置して拡散した上で、ソース電極をゲートの
窓内のソース層およびコンタクト層に導電接触するよう
に設けたので、チャネル部を従来の方形ないし六角形の
微小トランジスタを集積化した構造のように電界集中が
起こりやすい角部が全くない形状に形成でき、ノぐンチ
スルー電圧を格段に向上して縦形電界効果トランジスタ
の使用電圧を従来の１００Ｖ級から２００Ｖ級にまで上
げるとともに、ストライプ状パターンの幅を狭くして単
位面積あたりのストライプ数を増すことによりソース層
の周辺長を増加させて、フォトプロセスの精度Ｇこよっ
て若干具なるがトランジスタの電流容量を従来より２０
〜３０％程度向上することができる。
スタのゲートに明ける窓を細長な形状とし、このゲート
の窓から従来と同様にチャネル形成層とその内側のソー
ス層とを順次それらの周縁部分をゲート下に入り込ませ
て拡散して両層を重構造のストライプ状のパターンに形
成し、ストライプ状状のソース層内にコンタクト層を複
数個分布配置して拡散した上で、ソース電極をゲートの
窓内のソース層およびコンタクト層に導電接触するよう
に設けたので、チャネル部を従来の方形ないし六角形の
微小トランジスタを集積化した構造のように電界集中が
起こりやすい角部が全くない形状に形成でき、ノぐンチ
スルー電圧を格段に向上して縦形電界効果トランジスタ
の使用電圧を従来の１００Ｖ級から２００Ｖ級にまで上
げるとともに、ストライプ状パターンの幅を狭くして単
位面積あたりのストライプ数を増すことによりソース層
の周辺長を増加させて、フォトプロセスの精度Ｇこよっ
て若干具なるがトランジスタの電流容量を従来より２０
〜３０％程度向上することができる。
また、フォトプロセス上の最小寸法を絶縁膜の窓明けに
用いる第２図の実施例に述べた態様によれば、コンタク
ト層を含めて各半導体層の拡散のためのフォトプロセス
に高精度を要せず、かつフォトプロセス上杵される最小
寸法を最大限利用して縦形電界効果トランジスタに大き
な電流容量を持たせることができる。
用いる第２図の実施例に述べた態様によれば、コンタク
ト層を含めて各半導体層の拡散のためのフォトプロセス
に高精度を要せず、かつフォトプロセス上杵される最小
寸法を最大限利用して縦形電界効果トランジスタに大き
な電流容量を持たせることができる。
以上の特長をもつ本発明は、集積回路装置内に比較的小
形の縦形電界効果トランジスタを複数個組み込む場合に
最適である。すなわち、かかる場合には各トランジスタ
に割り当てうる面積には常に制約があるが、本発明によ
る縦形電界効果トランジスタはそのストライプ長を任意
に設定できるので、割当面積を最も有効に利用して面積
あたりの電流容量を大きくとることができる。
形の縦形電界効果トランジスタを複数個組み込む場合に
最適である。すなわち、かかる場合には各トランジスタ
に割り当てうる面積には常に制約があるが、本発明によ
る縦形電界効果トランジスタはそのストライプ長を任意
に設定できるので、割当面積を最も有効に利用して面積
あたりの電流容量を大きくとることができる。
第１図および第２図が本発明に関し、第１図は本発明に
よる縦形電界効果トランジスタの実施例の要部拡大平面
図および断面図、第２図は本発明の異なる実施例の要部
拡大平面図である。第３図は従来技術による縦形電界効
果トランジスタの要部拡大平面図である。図において、 １：集積回路装置用半導体基板、２；ドレイン層、３：
半導体領域ないしはエビクキシャル層、４：ゲート酸化
膜、５ニゲ−Ｉ・、５ａ、５ｂニゲ−１−の窓、６：チ
ャネル形成層、６ａ；連結層、７二ソ一ス層、８：コン
タクト層、９．絶縁膜、ｌＯ：ソース電極、１１；ドレ
イン電極、Ｃニスドライブの連結路、Ｄニドレイン端子
、ｅ：電子、Ｇ：ケト端子、Ｓ：ソース端子、である。
よる縦形電界効果トランジスタの実施例の要部拡大平面
図および断面図、第２図は本発明の異なる実施例の要部
拡大平面図である。第３図は従来技術による縦形電界効
果トランジスタの要部拡大平面図である。図において、 １：集積回路装置用半導体基板、２；ドレイン層、３：
半導体領域ないしはエビクキシャル層、４：ゲート酸化
膜、５ニゲ−Ｉ・、５ａ、５ｂニゲ−１−の窓、６：チ
ャネル形成層、６ａ；連結層、７二ソ一ス層、８：コン
タクト層、９．絶縁膜、ｌＯ：ソース電極、１１；ドレ
イン電極、Ｃニスドライブの連結路、Ｄニドレイン端子
、ｅ：電子、Ｇ：ケト端子、Ｓ：ソース端子、である。
Claims (1)
- 電界効果トランジスタを作り込むべき一方の導電形をも
つ半導体領域の一方の表面をゲート酸化膜を介して覆う
ように設けられ半導体領域の一方の表面に通じる細長な
窓が明けられたゲートと、ゲートの窓から周縁部分をゲ
ート下に入り込ませて他方の導電形で拡散されたチャネ
ル形成層と、ゲートの窓からチャネル形成層に重ねてそ
れよりも浅く一方の導電形で拡散されたソース層と、ソ
ース層内にゲートの細長な窓が延びる方向に分布して複
数個配置されソース層の表面からチャネル形成層に達す
るように他方の導電形で拡散されたコンタクト層と、ゲ
ートの窓内のコンタクト層およびソース層の少なくとも
コンタクト層相互間部分に導電接触して両層の表面を短
絡するように設けられたソース電極と、半導体領域の他
方の面側から導出されたドレイン電極とを備えてなる縦
形電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308285A JPH0834312B2 (ja) | 1988-12-06 | 1988-12-06 | 縦形電界効果トランジスタ |
| FR8916139A FR2640081A1 (fr) | 1988-12-06 | 1989-12-06 | Transistor a effet de champ vertical |
| DE19893940388 DE3940388A1 (de) | 1988-12-06 | 1989-12-06 | Vertikal-feldeffekttransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308285A JPH0834312B2 (ja) | 1988-12-06 | 1988-12-06 | 縦形電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02154469A true JPH02154469A (ja) | 1990-06-13 |
| JPH0834312B2 JPH0834312B2 (ja) | 1996-03-29 |
Family
ID=17979192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308285A Expired - Lifetime JPH0834312B2 (ja) | 1988-12-06 | 1988-12-06 | 縦形電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0834312B2 (ja) |
| DE (1) | DE3940388A1 (ja) |
| FR (1) | FR2640081A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019017076A1 (ja) * | 2017-07-18 | 2019-01-24 | 株式会社日立パワーデバイス | 半導体装置およびその製造方法 |
| WO2019077878A1 (ja) * | 2017-10-17 | 2019-04-25 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317184A (en) * | 1992-11-09 | 1994-05-31 | Harris Corporation | Device and method for improving current carrying capability in a semiconductor device |
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| EP0772241B1 (en) * | 1995-10-30 | 2004-06-09 | STMicroelectronics S.r.l. | High density MOS technology power device |
| DE69534919T2 (de) | 1995-10-30 | 2007-01-25 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| DE69515876T2 (de) * | 1995-11-06 | 2000-08-17 | St Microelectronics Srl | Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren |
| EP0782201B1 (en) * | 1995-12-28 | 2000-08-30 | STMicroelectronics S.r.l. | MOS-technology power device integrated structure |
| EP0841702A1 (en) * | 1996-11-11 | 1998-05-13 | STMicroelectronics S.r.l. | Lateral or vertical DMOSFET with high breakdown voltage |
| EP0961325B1 (en) | 1998-05-26 | 2008-05-07 | STMicroelectronics S.r.l. | High integration density MOS technology power device |
| SE517852C2 (sv) * | 1999-12-15 | 2002-07-23 | Ericsson Telefon Ab L M | Effekttransistormodul, effektförstärkare samt förfarande vid framställning därav |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889864A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
| JPS60250674A (ja) * | 1984-05-26 | 1985-12-11 | Toshiba Corp | 半導体装置 |
| JPS60254658A (ja) * | 1984-05-30 | 1985-12-16 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS62179720A (ja) * | 1986-02-03 | 1987-08-06 | Hitachi Ltd | 多重拡散方法 |
| JPS62232167A (ja) * | 1986-04-02 | 1987-10-12 | Nissan Motor Co Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688362A (en) * | 1979-12-19 | 1981-07-17 | Toshiba Corp | Vertical type power mos transistor |
| EP0159663A3 (en) * | 1984-04-26 | 1987-09-23 | General Electric Company | High-density v-groove mos-controlled thyristors, insulated-gate transistors, and mosfets, and methods for fabrication |
| DE3788470T2 (de) * | 1986-08-08 | 1994-06-09 | Philips Nv | Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate. |
-
1988
- 1988-12-06 JP JP63308285A patent/JPH0834312B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-06 FR FR8916139A patent/FR2640081A1/fr active Granted
- 1989-12-06 DE DE19893940388 patent/DE3940388A1/de active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889864A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
| JPS60250674A (ja) * | 1984-05-26 | 1985-12-11 | Toshiba Corp | 半導体装置 |
| JPS60254658A (ja) * | 1984-05-30 | 1985-12-16 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS62179720A (ja) * | 1986-02-03 | 1987-08-06 | Hitachi Ltd | 多重拡散方法 |
| JPS62232167A (ja) * | 1986-04-02 | 1987-10-12 | Nissan Motor Co Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019017076A1 (ja) * | 2017-07-18 | 2019-01-24 | 株式会社日立パワーデバイス | 半導体装置およびその製造方法 |
| JP2019021761A (ja) * | 2017-07-18 | 2019-02-07 | 株式会社 日立パワーデバイス | 半導体装置およびその製造方法 |
| WO2019077878A1 (ja) * | 2017-10-17 | 2019-04-25 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834312B2 (ja) | 1996-03-29 |
| FR2640081B1 (ja) | 1995-03-17 |
| FR2640081A1 (fr) | 1990-06-08 |
| DE3940388A1 (de) | 1990-08-23 |
| DE3940388C2 (ja) | 1993-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5430316A (en) | VDMOS transistor with improved breakdown characteristics | |
| US5304831A (en) | Low on-resistance power MOS technology | |
| KR100232369B1 (ko) | 향상된 성능의 가로 방향 이중 확산 mos 트랜지스터 및 그 제조 방법 | |
| US7663186B2 (en) | Semiconductor device | |
| US6281547B1 (en) | Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask | |
| US20030203576A1 (en) | Method of manufacturing a transistor | |
| US4454523A (en) | High voltage field effect transistor | |
| US6777745B2 (en) | Symmetric trench MOSFET device and method of making same | |
| JPH02154469A (ja) | 縦形電界効果トランジスタ | |
| KR100256387B1 (ko) | 수평 절연 게이트 반도체 장치 | |
| US5468668A (en) | Method of forming MOS-gated semiconductor devices having mesh geometry pattern | |
| US5844277A (en) | Power MOSFETs and cell topology | |
| US7008865B2 (en) | Method of manufacturing a semiconductor device having a high breakdown voltage and low on-resistance | |
| CN101364617B (zh) | 结型场效应晶体管及其制造方法 | |
| US5731611A (en) | MOSFET transistor cell manufactured with selectively implanted punch through prevent and threshold reductoin zones | |
| US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
| KR19990050418A (ko) | 이중 필드판 구조를 갖는 전력소자 | |
| US6563169B1 (en) | Semiconductor device with high withstand voltage and a drain layer having a highly conductive region connectable to a diffused source layer by an inverted layer | |
| JP2003526949A (ja) | トレンチゲート半導体装置 | |
| JPH056354B2 (ja) | ||
| TW201807823A (zh) | 斷閘極金氧半場效電晶體 | |
| CN107680967A (zh) | 功率半导体芯片及其形成方法 | |
| EP1184908B1 (en) | Field effect transistor | |
| US20050054177A1 (en) | Triple-diffused trench MOSFET and method of fabricating the same | |
| US5970343A (en) | Fabrication of conductivity enhanced MOS-gated semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080329 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 13 |