JPS60250674A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60250674A JPS60250674A JP59106763A JP10676384A JPS60250674A JP S60250674 A JPS60250674 A JP S60250674A JP 59106763 A JP59106763 A JP 59106763A JP 10676384 A JP10676384 A JP 10676384A JP S60250674 A JPS60250674 A JP S60250674A
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- 210000000746 body region Anatomy 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 2
- 230000001788 irregular Effects 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 7
- 230000005669 field effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
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- 230000000694 effects Effects 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁ゲート型電界効果トランジスタを構成する
半導体装置に関する。
半導体装置に関する。
第１図に示す如〈従来の縦型絶縁ゲート電界効果トラン
ジスタ１祉、その構成上寄生トランジスタ２をもつ。図
中３はドレイン領域、４はベースボディ゛領域、５はソ
ース領域、６はソース電極、７はゲート電極、８は絶縁
膜である。
ジスタ１祉、その構成上寄生トランジスタ２をもつ。図
中３はドレイン領域、４はベースボディ゛領域、５はソ
ース領域、６はソース電極、７はゲート電極、８は絶縁
膜である。
この電界効果トランジスタのソース領域５祉、第１図、
第２図からも分るようにゲート端に平行に幅１０〜２０
μｍに形成されていた。このため寄生トランジスタ２の
挙動は、ベースボディ領域４の拡散抵抗Ｒ，の大小によ
り著しく左右されるが、これが充分小さい場合には無視
できる。しかし第２図に示した従来のソース形状のもの
では、ＲＯは無視できない大きさを有し、破壊耐量を低
下せしめることが知られている。
第２図からも分るようにゲート端に平行に幅１０〜２０
μｍに形成されていた。このため寄生トランジスタ２の
挙動は、ベースボディ領域４の拡散抵抗Ｒ，の大小によ
り著しく左右されるが、これが充分小さい場合には無視
できる。しかし第２図に示した従来のソース形状のもの
では、ＲＯは無視できない大きさを有し、破壊耐量を低
下せしめることが知られている。
一方従来のソース拡散領域５０幅ａは、ゲート２端とソ
ース電極６のコンタクト孔（第２図の２つの点線間で示
される）９との製造上の最小寸法により規制され、あま
り小さくはできない。
ース電極６のコンタクト孔（第２図の２つの点線間で示
される）９との製造上の最小寸法により規制され、あま
り小さくはできない。
また絶縁ゲート型伝導度変調トランジスタの場合、上記
拡散抵抗Ｒ０が充分小さくないと、大電流密度下での寄
生トランジスタ２の電流増幅率が大龜〈なり、容易にラ
ンチアップ現象を生じてしまい好ましくない。
拡散抵抗Ｒ０が充分小さくないと、大電流密度下での寄
生トランジスタ２の電流増幅率が大龜〈なり、容易にラ
ンチアップ現象を生じてしまい好ましくない。
本発明は上記実情に鑑みてなされたもので、琳にソース
領域形状の変更のみでベースボディ領域の拡散もぐり抵
抗Ｒ０を充分小さくシ、電界効果トランジスタの破壊耐
量の向上、伝導度変調トランジスタの２ツチング電流値
を高めることができる半導体装置を提供しようとするも
のである。
領域形状の変更のみでベースボディ領域の拡散もぐり抵
抗Ｒ０を充分小さくシ、電界効果トランジスタの破壊耐
量の向上、伝導度変調トランジスタの２ツチング電流値
を高めることができる半導体装置を提供しようとするも
のである。
本発明では、従来のソース領域の一部を細くゲート電電
近傍までえぐり、一部は細〈従来のソース領域幅で残す
。結果として非常に幅の狭い凹凸を繰り返えしたくし形
のソース形状として、ソース領域幅は従来のま＼広く残
し、ベースボディ領域の拡散もぐり抵抗Ｒ０のみ充分小
さくなるようにしたものである。
近傍までえぐり、一部は細〈従来のソース領域幅で残す
。結果として非常に幅の狭い凹凸を繰り返えしたくし形
のソース形状として、ソース領域幅は従来のま＼広く残
し、ベースボディ領域の拡散もぐり抵抗Ｒ０のみ充分小
さくなるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第３
図は同実施例を示す詳細図であるが、これは第１図、第
２図のものと対応させた場合の例であるから、対応個所
には同一符号を付して説明を省略し、特徴とする点を説
明する。本発明の特徴は、第３図に示す如くソース領域
５を、ゲート電極近傍でとどめられ九幅の狭い凹部５３
、及びゲート電極近傍からその反対方向に延在した幅の
狭い凸部５．を繰り返えし形成したくし形の領域とした
ものである。
図は同実施例を示す詳細図であるが、これは第１図、第
２図のものと対応させた場合の例であるから、対応個所
には同一符号を付して説明を省略し、特徴とする点を説
明する。本発明の特徴は、第３図に示す如くソース領域
５を、ゲート電極近傍でとどめられ九幅の狭い凹部５３
、及びゲート電極近傍からその反対方向に延在した幅の
狭い凸部５．を繰り返えし形成したくし形の領域とした
ものである。
上記ソース形状の凹部５８．凸部５．はソース拡散孔の
パターニングマスクだけで決定されるので、凹部５１．
凸部５．の幅は数μｍに設計することが可能である。ま
た凹部５１端とゲート端との距離は、一度のマスク合わ
せ精度のみの制約しか受けないので、これも数μｍに製
造することが可能である。従って凹部５．での１〜１ 拡散もぐり抵抗Ｒ１は、従来の／／１ｏ程度まで低下で
きる。また凸部５２においても、該凸部の幅が数μｍと
充分に小さくできるの°で、ホール電流は凸部ソース領
域下から容易に凹部ベース領域下へ拡がり、実質的には
ホール電流のルートの抵抗値は、第３図のＲ１の値で社
なくその数分の１程度と考えられる。即ちトータルの抵
抗値Ｒ，は、本発明のくし形ソース領域とするだけで容
易に従来の数分の１に低下できる。この時ソース幅（第
２図の距離ａに対応）は従来と比べてなんら短かくなる
ことはなく、点線間９上にのるソース電極とのオーミッ
ク接続に何の支障も生ぜず、従って従来の特性を変える
ことなくＲ（ｌのみ低下させ得るのである。
パターニングマスクだけで決定されるので、凹部５１．
凸部５．の幅は数μｍに設計することが可能である。ま
た凹部５１端とゲート端との距離は、一度のマスク合わ
せ精度のみの制約しか受けないので、これも数μｍに製
造することが可能である。従って凹部５．での１〜１ 拡散もぐり抵抗Ｒ１は、従来の／／１ｏ程度まで低下で
きる。また凸部５２においても、該凸部の幅が数μｍと
充分に小さくできるの°で、ホール電流は凸部ソース領
域下から容易に凹部ベース領域下へ拡がり、実質的には
ホール電流のルートの抵抗値は、第３図のＲ１の値で社
なくその数分の１程度と考えられる。即ちトータルの抵
抗値Ｒ，は、本発明のくし形ソース領域とするだけで容
易に従来の数分の１に低下できる。この時ソース幅（第
２図の距離ａに対応）は従来と比べてなんら短かくなる
ことはなく、点線間９上にのるソース電極とのオーミッ
ク接続に何の支障も生ぜず、従って従来の特性を変える
ことなくＲ（ｌのみ低下させ得るのである。
なお本発明は上記実施例のみに限られることなく種々の
応用が可能である。例えば実施例ではＮ−チャネル型で
かつゲート形状がストライプ形と仮定して説明したが、
ゲート形状がメツシュ形状等の場合、またＰ−チャネル
型の場合にも適用できる。また本発明は１１Ｋｘ図の縦
型絶縁ゲート電界効果トランジスタに、第４図の如＜ｐ
ｍ層１１を加えた絶縁ゲート型伝導度変調ト２ンジスタ
等にも適用できる。
応用が可能である。例えば実施例ではＮ−チャネル型で
かつゲート形状がストライプ形と仮定して説明したが、
ゲート形状がメツシュ形状等の場合、またＰ−チャネル
型の場合にも適用できる。また本発明は１１Ｋｘ図の縦
型絶縁ゲート電界効果トランジスタに、第４図の如＜ｐ
ｍ層１１を加えた絶縁ゲート型伝導度変調ト２ンジスタ
等にも適用できる。
以上説明した如く本発明によれば、ソース領域をくし形
と１７たので、ベースボディ部のもぐＩ）抵抗Ｒ８を実
質的に小さくでき、このため電界効果型トランジスタの
破壊耐量の向上、伝導度変調トランジスタのラッチング
電流値の向上が図れる。またソース領域幅は従来のま＼
となるので、ソース電極取り出しに何らの支障も生じな
いものである。
と１７たので、ベースボディ部のもぐＩ）抵抗Ｒ８を実
質的に小さくでき、このため電界効果型トランジスタの
破壊耐量の向上、伝導度変調トランジスタのラッチング
電流値の向上が図れる。またソース領域幅は従来のま＼
となるので、ソース電極取り出しに何らの支障も生じな
いものである。
第１図（ａ）は縦型絶縁ゲート電界効果トランジスタの
構成を示す断面図、同図（ｂ）は同構成の等価回路図、
第２図は第１図（ａ）の一部拡大詳細図、第３図は本発
明の一実施例の要部詳細図、第４図は本発明の他の実施
例の断面構成図である。 ３・・・ドレイン領域、４・・・ベースボディ領域、５
・・・ソース領域、５．・・・凹部、５．・・・凸部、
６・・・ソース電極、７・・・ゲート電極、８・・・絶
縁膜。
構成を示す断面図、同図（ｂ）は同構成の等価回路図、
第２図は第１図（ａ）の一部拡大詳細図、第３図は本発
明の一実施例の要部詳細図、第４図は本発明の他の実施
例の断面構成図である。 ３・・・ドレイン領域、４・・・ベースボディ領域、５
・・・ソース領域、５．・・・凹部、５．・・・凸部、
６・・・ソース電極、７・・・ゲート電極、８・・・絶
縁膜。
Claims (1)
- ゲート絶縁膜上に形成されたゲート電極と、このゲート
電極近傍でとどめられた幅の狭い凹部、及び前記ゲート
電極近傍からその反対方向に延在した幅の狭い凸部を繰
り返えし形成したくし形状のソース領域と、前記凸部の
一部分上にのみ抵抗接触するソース電極と、前記ソース
領域にチャネル領域を介して対向す′るドレイン領域と
を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106763A JPH0614550B2 (ja) | 1984-05-26 | 1984-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106763A JPH0614550B2 (ja) | 1984-05-26 | 1984-05-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250674A true JPS60250674A (ja) | 1985-12-11 |
| JPH0614550B2 JPH0614550B2 (ja) | 1994-02-23 |
Family
ID=14441939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106763A Expired - Lifetime JPH0614550B2 (ja) | 1984-05-26 | 1984-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614550B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02154469A (ja) * | 1988-12-06 | 1990-06-13 | Fuji Electric Co Ltd | 縦形電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
-
1984
- 1984-05-26 JP JP59106763A patent/JPH0614550B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02154469A (ja) * | 1988-12-06 | 1990-06-13 | Fuji Electric Co Ltd | 縦形電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614550B2 (ja) | 1994-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |