JP2914411B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2914411B2 JP2914411B2 JP4074084A JP7408492A JP2914411B2 JP 2914411 B2 JP2914411 B2 JP 2914411B2 JP 4074084 A JP4074084 A JP 4074084A JP 7408492 A JP7408492 A JP 7408492A JP 2914411 B2 JP2914411 B2 JP 2914411B2
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- Japan
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- gate electrode
- effect transistor
- field effect
- electrode
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- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（ＦＥＴ）に関し、特にマイクロ波用ＦＥＴ構造に関す
る。
（ＦＥＴ）に関し、特にマイクロ波用ＦＥＴ構造に関す
る。
【０００２】
【従来の技術】従来のＧａＡｓＦＥＴは図３に断面図を
示すように、チャネル層１１を一部分薄くし、この部分
にゲート電極１３を形成し、厚く残したチャネル層１１
上にソース電極１４，ドレイン電極１５を形成したリセ
ス構造を取っていた。また、この様な構造と共に図４に
示すように、チャネル層１１に比べ高濃度の活性層４１
をイオン注入技術により形成し、平面構造のＦＥＴを構
成していた。
示すように、チャネル層１１を一部分薄くし、この部分
にゲート電極１３を形成し、厚く残したチャネル層１１
上にソース電極１４，ドレイン電極１５を形成したリセ
ス構造を取っていた。また、この様な構造と共に図４に
示すように、チャネル層１１に比べ高濃度の活性層４１
をイオン注入技術により形成し、平面構造のＦＥＴを構
成していた。
【０００３】これらの堀込みリセス構造及び高濃度活性
層４１は、ソース及びドレイン電極１４，１５端での電
界集中による電極破壊を防止する効果が有る。さらに、
これ等の構造によりチャネル抵抗を低減し特性向上を図
ることが出来る。
層４１は、ソース及びドレイン電極１４，１５端での電
界集中による電極破壊を防止する効果が有る。さらに、
これ等の構造によりチャネル抵抗を低減し特性向上を図
ることが出来る。
【０００４】
【発明が解決しようとする課題】これ等従来のＦＥＴ構
造は、チャネル層１１のゲート電極１３の下の厚さｔと
濃度ｎの積ｎ×ｔにより飽和電流密度及び単位ゲート幅
当りの飽和電流が決定していた。飽和電流を大きくした
場合に発熱量が増大し、これに伴なうチャネル層１１の
温度上昇による特性劣化と信頼性の低下をきたすことが
考えられた。
造は、チャネル層１１のゲート電極１３の下の厚さｔと
濃度ｎの積ｎ×ｔにより飽和電流密度及び単位ゲート幅
当りの飽和電流が決定していた。飽和電流を大きくした
場合に発熱量が増大し、これに伴なうチャネル層１１の
温度上昇による特性劣化と信頼性の低下をきたすことが
考えられた。
【０００５】このため、チャネル電流密度をある値以下
に抑え、チャネル温度の上昇を抑えて設計しなければな
らなかった。
に抑え、チャネル温度の上昇を抑えて設計しなければな
らなかった。
【０００６】一方、高出力ＦＥＴでは、大振幅の入力信
号が入力されるため、比較的大きなスレッシュホールド
電圧ＶT を持つことが要求される。このＶT は、ＶT は
ｎ・ｔ2 に比例する。の如く、濃度ｎに比例し、厚さｔ
の２乗に比例する。従って、最大飽和電流（ｎ×ｔに比
例）を一定にしてＶT を大きく取るためには、例えば、
濃度ｎを１／２にし厚さを２倍にしてＶT を２倍にする
等の設計をすることになる。この場合、伝達コンダクタ
ンスgmは濃度ｎの平方根に比例するため、利得低下をき
たす問題点が有った。
号が入力されるため、比較的大きなスレッシュホールド
電圧ＶT を持つことが要求される。このＶT は、ＶT は
ｎ・ｔ2 に比例する。の如く、濃度ｎに比例し、厚さｔ
の２乗に比例する。従って、最大飽和電流（ｎ×ｔに比
例）を一定にしてＶT を大きく取るためには、例えば、
濃度ｎを１／２にし厚さを２倍にしてＶT を２倍にする
等の設計をすることになる。この場合、伝達コンダクタ
ンスgmは濃度ｎの平方根に比例するため、利得低下をき
たす問題点が有った。
【０００７】
【課題を解決するための手段】本発明のＦＥＴは、ソー
ス電極とドレイン電極の間に形成されるゲート電極の下
のチャネル層に、ゲート電極に沿って交互に活性領域と
不活性領域が形成されている。
ス電極とドレイン電極の間に形成されるゲート電極の下
のチャネル層に、ゲート電極に沿って交互に活性領域と
不活性領域が形成されている。
【０００８】この不活性領域により、活性領域部分の発
熱領域が分離され発熱に伴なう相互干渉による温度上昇
を抑える作用がある。これにより、最大電流密度を高く
保つ設計が可能となり、高い伝達コンダクタンスを持つ
高出力ＦＥＴが設計、実現出来る。
熱領域が分離され発熱に伴なう相互干渉による温度上昇
を抑える作用がある。これにより、最大電流密度を高く
保つ設計が可能となり、高い伝達コンダクタンスを持つ
高出力ＦＥＴが設計、実現出来る。
【０００９】
【実施例】次に本実施例について図面を参照して説明す
る。図１は本発明の一実施例を示すＦＥＴの平面図で、
ゲート電極１３、ソース電極１４及びドレイン電極１５
の下にチャネル層１１が形成され、ゲート電極１３の下
のチャネル層１１の一部分が取除かれた不活性領域１２
が形成されている。この不活性領域１２は、イオン注入
技術を用いてチャネル層１１を形成する場合には、不活
性領域１２上にホトレジストを残し、イオン注入するこ
とにより形成可能である。このドレイン電極１５側に延
びた不活性領域１２の端からゲート電極１３の端までの
距離Ｌは、最適値が存在し、Ｌを大きくした場合には、
表面からの空乏層が広がり徐々にチャネル層１１を実効
的に薄くしチャネル抵抗を増加させる。また、チャネル
内の高電界領域が、ゲート端から距離Ｌ以上離れた場合
には、発熱領域が分離されず、本発明の効果が失なわれ
ると共に、ゲートリーク電流が増大しゲート耐圧が低下
する。従って、この距離Ｌは、実験に依れば、０．２μ
ｍから２μｍの範囲で最適な寸法がある。この距離は、
チャネル厚ｔが大きい場合にはＬも大きく取れる相関が
ある。また、伝達コンダクタンスを大きくするためには
ドレイン側の抵抗よりもソース側の抵抗を小さくするこ
とが効果的であり、しかも、発熱領域としてはソース側
よりもドレイン側での発熱の方が大きいことが知られて
いる。従って、ソース抵抗を小さくするためにも、ま
た、ドレイン側での発熱を効果的に抑えるためにもソー
ス電極１４側に延びた不活性領域１２の端からゲート電
極１３の端までの距離Ｓと、ドレイン電極１５側に延び
た不活性領域１２の端からゲート電極１３の端までの距
離Ｌとは、常にＳ＜Ｌの関係にあることが望ましい。
る。図１は本発明の一実施例を示すＦＥＴの平面図で、
ゲート電極１３、ソース電極１４及びドレイン電極１５
の下にチャネル層１１が形成され、ゲート電極１３の下
のチャネル層１１の一部分が取除かれた不活性領域１２
が形成されている。この不活性領域１２は、イオン注入
技術を用いてチャネル層１１を形成する場合には、不活
性領域１２上にホトレジストを残し、イオン注入するこ
とにより形成可能である。このドレイン電極１５側に延
びた不活性領域１２の端からゲート電極１３の端までの
距離Ｌは、最適値が存在し、Ｌを大きくした場合には、
表面からの空乏層が広がり徐々にチャネル層１１を実効
的に薄くしチャネル抵抗を増加させる。また、チャネル
内の高電界領域が、ゲート端から距離Ｌ以上離れた場合
には、発熱領域が分離されず、本発明の効果が失なわれ
ると共に、ゲートリーク電流が増大しゲート耐圧が低下
する。従って、この距離Ｌは、実験に依れば、０．２μ
ｍから２μｍの範囲で最適な寸法がある。この距離は、
チャネル厚ｔが大きい場合にはＬも大きく取れる相関が
ある。また、伝達コンダクタンスを大きくするためには
ドレイン側の抵抗よりもソース側の抵抗を小さくするこ
とが効果的であり、しかも、発熱領域としてはソース側
よりもドレイン側での発熱の方が大きいことが知られて
いる。従って、ソース抵抗を小さくするためにも、ま
た、ドレイン側での発熱を効果的に抑えるためにもソー
ス電極１４側に延びた不活性領域１２の端からゲート電
極１３の端までの距離Ｓと、ドレイン電極１５側に延び
た不活性領域１２の端からゲート電極１３の端までの距
離Ｌとは、常にＳ＜Ｌの関係にあることが望ましい。
【００１０】本実施例の如く、ゲート電極１３の下に不
活性領域１２を設けることにより、ゲート近傍の高電界
領域での発熱をゲート電極に沿って分離することにより
チャネルの温度上昇の相互干渉を抑えることが可能とな
る。従って、チャネル層の濃度を高くし、最大電流密度
を上げることが可能となり、高い伝達コンダクタンスと
スレッシュホールド電圧ＶT を持つ、高出力ＦＥＴを設
計することが出来る。
活性領域１２を設けることにより、ゲート近傍の高電界
領域での発熱をゲート電極に沿って分離することにより
チャネルの温度上昇の相互干渉を抑えることが可能とな
る。従って、チャネル層の濃度を高くし、最大電流密度
を上げることが可能となり、高い伝達コンダクタンスと
スレッシュホールド電圧ＶT を持つ、高出力ＦＥＴを設
計することが出来る。
【００１１】図２は、本発明の第２の実施例を示す図
で、チャネル層１１の中心部分の不活性領域の幅Ｗ1 を
端部の不活性領域の幅Ｗ2 に比べ広くした構造である。
ＦＥＴの発熱がゲート電極に沿って一様な場合、放熱は
チャネル層１１の周辺部が良くなり、チャネル層の中央
部は発熱の相互干渉により周辺部より高温になる。この
ためチャネル内での特性が不均一になり、チャネル中央
の高温部での特性低下を起す。本実施例の如くチャネル
中央部の不活性領域の幅を広くし、ゲート電極１３の中
央部の発熱を抑えることにより、ゲート電極１３に沿っ
た温度分布を均一にすることが可能となり、チャネル内
の特性を均一にし、かつ高電流密度を実現することが出
来る。
で、チャネル層１１の中心部分の不活性領域の幅Ｗ1 を
端部の不活性領域の幅Ｗ2 に比べ広くした構造である。
ＦＥＴの発熱がゲート電極に沿って一様な場合、放熱は
チャネル層１１の周辺部が良くなり、チャネル層の中央
部は発熱の相互干渉により周辺部より高温になる。この
ためチャネル内での特性が不均一になり、チャネル中央
の高温部での特性低下を起す。本実施例の如くチャネル
中央部の不活性領域の幅を広くし、ゲート電極１３の中
央部の発熱を抑えることにより、ゲート電極１３に沿っ
た温度分布を均一にすることが可能となり、チャネル内
の特性を均一にし、かつ高電流密度を実現することが出
来る。
【００１２】また、不活性領域の幅を等しくしたので、
逆に、チャネル層１１の活性領域の幅Ｙをチャネル層の
中心部分で狭くしても同じ効果が得られることは言うま
でもない。
逆に、チャネル層１１の活性領域の幅Ｙをチャネル層の
中心部分で狭くしても同じ効果が得られることは言うま
でもない。
【００１３】
【発明の効果】以上説明したように本発明は、ＦＥＴの
ゲート電極１３の下のチャネル層１１に、活性領域と不
活性領域を交互に設けることにより、ゲート電極１３に
沿う発熱領域を分離し、発熱の相互干渉を低下させるこ
とが可能となる。これにより、従来に比べ高電流密度の
チャネル層１１が形成出来、高い伝達コンダクタンスと
スレッシュホールド電圧ＶT を持つ高出力ＦＥＴを実現
することが出来る効果が有る。
ゲート電極１３の下のチャネル層１１に、活性領域と不
活性領域を交互に設けることにより、ゲート電極１３に
沿う発熱領域を分離し、発熱の相互干渉を低下させるこ
とが可能となる。これにより、従来に比べ高電流密度の
チャネル層１１が形成出来、高い伝達コンダクタンスと
スレッシュホールド電圧ＶT を持つ高出力ＦＥＴを実現
することが出来る効果が有る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図である。
【図２】本発明の第２の実施例を示す平面図である。
【図３】従来のリセス構造ＦＥＴの断面図である。
【図４】従来の平面構造ＦＥＴの断面図である。
１１ チャネル層 １２ 不活性領域 １３ ゲート電極 １４ ソース電極 １５ ドレイン電極 １６ ゲート引出し電極 ４１ 高濃度活性層 Ｌ 不活性層端とゲート電極端の距離 Ｗ1 ，Ｗ2 不活性層の幅 Ｙ 活性層の幅
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (6)
- 【請求項１】 ドレイン電極とソース電極の間に形成さ
れたゲート電極の下のチャネル層に、前記ゲート電極に
沿って交互に活性領域と不活性領域が形成された電界効
果トランジスタにおいて、前記ドレイン電極側に延びた
前記不活性領域の端から前記ゲート電極の端までの距離
が、前記ソース電極側に延びた前記不活性領域の端から
前記ゲート電極の端までの距離よりも長いことを特徴と
する電界効果トランジスタ。 - 【請求項２】 前記ドレイン電極側に延びた前記不活性
領域の前記端と前記ゲート電極の前記端の間の距離が
０．２〜２μｍであることを特徴とする請求項１記載の
電界効果トランジスタ。 - 【請求項３】 ドレイン電極とソース電極の間に形成さ
れたゲート電極の下のチャネル層に、前記ゲート電極に
沿って交互に活性領域と不活性領域が形成された電界効
果トランジスタにおいて、前記不活性領域の前記ゲート
電極に沿う幅が前記チャネル層の周辺部に比し中央部で
広いことを特徴とする電界効果トランジスタ。 - 【請求項４】 前記不活性領域の端と前記ゲート電極の
端の間の距離が０．２〜２μｍであることを特徴とする
請求項３記載の電界効果トランジスタ。 - 【請求項５】 ドレイン電極とソース電極の間に形成さ
れたゲート電極の下のチャネル層に、前記ゲート電極に
沿って交互に活性領域と不活性領域が形成された電界効
果トランジスタにおいて、前記活性領域の前記ゲート電
極に沿う幅が前記チャネル層の周辺部に比し中央部で狭
いことを特徴とする電界効果トランジスタ。 - 【請求項６】 前記不活性領域の端と前記ゲート電極の
端の間の距離が０．２〜２μｍであることを特徴とする
請求項５記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074084A JP2914411B2 (ja) | 1992-03-30 | 1992-03-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074084A JP2914411B2 (ja) | 1992-03-30 | 1992-03-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275459A JPH05275459A (ja) | 1993-10-22 |
| JP2914411B2 true JP2914411B2 (ja) | 1999-06-28 |
Family
ID=13536957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074084A Expired - Fee Related JP2914411B2 (ja) | 1992-03-30 | 1992-03-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914411B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284575A (ja) * | 2000-04-04 | 2001-10-12 | Mitsubishi Electric Corp | 圧接型半導体装置およびそれを用いた半導体スタック装置 |
| JP5114839B2 (ja) * | 2005-10-25 | 2013-01-09 | 日本電気株式会社 | 電界効果トランジスタ |
| CN107195673A (zh) * | 2017-05-19 | 2017-09-22 | 北京华进创威电子有限公司 | 一种非均匀栅长GaNHEMT栅极结构及器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210674A (ja) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | 接合型電界効果トランジスタ |
| JPS60160176A (ja) * | 1984-01-30 | 1985-08-21 | Fujitsu Ltd | 電界効果半導体装置 |
| JP2666970B2 (ja) * | 1988-07-18 | 1997-10-22 | 日本電信電話株式会社 | 半導体装置 |
-
1992
- 1992-03-30 JP JP4074084A patent/JP2914411B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275459A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990317 |
|
| R250 | Receipt of annual fees |
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Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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