JPS60160176A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
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- JPS60160176A JPS60160176A JP1488584A JP1488584A JPS60160176A JP S60160176 A JPS60160176 A JP S60160176A JP 1488584 A JP1488584 A JP 1488584A JP 1488584 A JP1488584 A JP 1488584A JP S60160176 A JPS60160176 A JP S60160176A
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- Japan
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- 239000000758 substrate Substances 0.000 claims description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は電界効果半導体装置に係り、特に鴨オフセット
構造を有する）電が効果トラ７ジスタ、（以下ＦＥＴと
称す）の構造に関する０（２）従来技術と問題点 従来、例えば砒化ガリウム（ＧａＡａ）半導体を用いた
くオフセット構造を有するＪショットキー・ゲート型Ｆ
ＥＴは、第１図に示す様な断面構造及び第２図に示す株
な上面構造を有する０第１図及び第２図において、ｌは
半絶縁性ＵａＡ１１基板、２はＦＥＴのメサ状の動作領
域、３はソース領域（又はドレイン領域）、４はドレイ
／領域（又はソース領域Ｊ、５はソース電極（又はドレ
イン電極）、６はドレイン電極（又はソース電極）、７
はゲート電極を示している。
構造を有する）電が効果トラ７ジスタ、（以下ＦＥＴと
称す）の構造に関する０（２）従来技術と問題点 従来、例えば砒化ガリウム（ＧａＡａ）半導体を用いた
くオフセット構造を有するＪショットキー・ゲート型Ｆ
ＥＴは、第１図に示す様な断面構造及び第２図に示す株
な上面構造を有する０第１図及び第２図において、ｌは
半絶縁性ＵａＡ１１基板、２はＦＥＴのメサ状の動作領
域、３はソース領域（又はドレイン領域）、４はドレイ
／領域（又はソース領域Ｊ、５はソース電極（又はドレ
イン電極）、６はドレイン電極（又はソース電極）、７
はゲート電極を示している。
上記構造を有するＦＥＴを用いて論理回路、高周波動作
回路等の回路を構成する場合、Ｆ Ｅ Ｔの伝達コンダ
クタンス（以下ｇｍ＞ が大であることが高性能化に最
もＭＷであり、一般にＧａＡｓ半導体材料を用いたＦＥ
Ｔでは特にｆｉｍが大であることから高性能回路用素子
として有能である。
回路等の回路を構成する場合、Ｆ Ｅ Ｔの伝達コンダ
クタンス（以下ｇｍ＞ が大であることが高性能化に最
もＭＷであり、一般にＧａＡｓ半導体材料を用いたＦＥ
Ｔでは特にｆｉｍが大であることから高性能回路用素子
として有能である。
しかしながら、オフセット構造を有するＦＥＴでは、製
造上位置合わせの余裕を見込むことからゲート電極７と
ソース、ドレイン電極５，６ 間に成る一定の間隔が存
在し、ゲート電極７直下のチャネル領域と、極めて低抵
抗であるソース、ドレイ／領域３，４ 間に第１図に示
した様な有限値を有する抵抗ｒｌ＊ｒｔが直列に接続さ
れたことになる。
造上位置合わせの余裕を見込むことからゲート電極７と
ソース、ドレイン電極５，６ 間に成る一定の間隔が存
在し、ゲート電極７直下のチャネル領域と、極めて低抵
抗であるソース、ドレイ／領域３，４ 間に第１図に示
した様な有限値を有する抵抗ｒｌ＊ｒｔが直列に接続さ
れたことになる。
一般にこの抵抗ｒ＋、ｈ！ｔＦＥＴとして比較的ｇｍの
大きいＧａＡｓ−Ｆ Ｅ Ｔにありては、特に悪影響を
有し、ｆｉｇの低下を招き、回路の高性能化を困止する
要因となっていた。
大きいＧａＡｓ−Ｆ Ｅ Ｔにありては、特に悪影響を
有し、ｆｉｇの低下を招き、回路の高性能化を困止する
要因となっていた。
（３） 発明の目的
本発明の目的は、オフセット構造を有するＦＥＴにおい
て、ゲート電極とソース、ドレイン電極間に存在する直
列抵抗を低減し、ｇ−が向上するＦＥＴの構造を提供す
るにある。
て、ゲート電極とソース、ドレイン電極間に存在する直
列抵抗を低減し、ｇ−が向上するＦＥＴの構造を提供す
るにある。
（４） 発明の構造
本発明の上記目的は、半導体基板上に設けられたソース
電極、ドレイン電極及びゲート電極と、該ゲート電極直
下のチャネル領域に選択的に設けられた不活性領域とを
備えることはより達成される０ （５）発明の実施例 以下、本発明の詳細な説明する。
電極、ドレイン電極及びゲート電極と、該ゲート電極直
下のチャネル領域に選択的に設けられた不活性領域とを
備えることはより達成される０ （５）発明の実施例 以下、本発明の詳細な説明する。
第３図は本発明一実施例におけるＧａＡｓ −ＰＥＴの
上面図、第４図は第３図のｆｉ’ＥＴ８Ａ−Ａ’で切断
した時の切喀断面図であり、第１図及び第２図で説明し
た部分と同部分は同記号で示している。
上面図、第４図は第３図のｆｉ’ＥＴ８Ａ−Ａ’で切断
した時の切喀断面図であり、第１図及び第２図で説明し
た部分と同部分は同記号で示している。
本発明の特徴は、ゲート電極７直下のチャネル領域にＦ
ＩＴ動作をしない不活性領域８が選択的に設けられてい
ることであり、本実施例では不活性領域８はメサエッチ
ングにより形成されている。
ＩＴ動作をしない不活性領域８が選択的に設けられてい
ることであり、本実施例では不活性領域８はメサエッチ
ングにより形成されている。
このようにゲート電極７直下のチャネル領域に複数個の
不活性領域８を選択的に設けるということは、即ち、Ｆ
ＩＴ動作を行なうチャネル領域がゲート電極７直下に複
数個設けられたことになり、且つ各チャネル領域に近接
して不活性領域８が存在することになる。
不活性領域８を選択的に設けるということは、即ち、Ｆ
ＩＴ動作を行なうチャネル領域がゲート電極７直下に複
数個設けられたことになり、且つ各チャネル領域に近接
して不活性領域８が存在することになる。
第５図は第３図のＰＥＴのゲート電極の一部を和に対し
てオフセット領域（チャネル領域とソース又はドレイン
領域間の領ゆ同方向での幅は広い為、この部分での直列
抵抗は低減し、また各不活性領域８の幅Ｗｎａ を各チ
ャネル領域幅Ｗｃｈ より相対的に大とすることにより
、直列抵抗をより低下できる。
てオフセット領域（チャネル領域とソース又はドレイン
領域間の領ゆ同方向での幅は広い為、この部分での直列
抵抗は低減し、また各不活性領域８の幅Ｗｎａ を各チ
ャネル領域幅Ｗｃｈ より相対的に大とすることにより
、直列抵抗をより低下できる。
本実施例にあっては、半絶縁性ＧａＡｓから成るメサ状
の動作領域２を横幅１００〔μｍ〕、縦幅３０（Ｊ−）
、高さ２００Ｇ（Ｘ）、Ａ＋ｓｎｍｆｚら８６ソーｘ及
びドレイン電極５．６ を形成した後熱処理により形成
されるソース及びドレイ／オｔツク領域３．４ を幅１
Ｇ（μｍ）、深さ２０００（Ａ）、 ＴＩ／Ａｕから成
るゲート電極７の幅を１〔μｍ〕、ゲート電極７とソー
ス及びドレイン電極５，６Ｍの幅を２（＃−） 、チャ
ネル領域幅Ｗｃｈを５〜１０（＃ｆｉ）、不活性領域８
を幅Ｗｎ ａ ５〜Ｉ Ｏ（ａｍ”） ｅ深さｚｏｏｏ
（ｇとしている。
の動作領域２を横幅１００〔μｍ〕、縦幅３０（Ｊ−）
、高さ２００Ｇ（Ｘ）、Ａ＋ｓｎｍｆｚら８６ソーｘ及
びドレイン電極５．６ を形成した後熱処理により形成
されるソース及びドレイ／オｔツク領域３．４ を幅１
Ｇ（μｍ）、深さ２０００（Ａ）、 ＴＩ／Ａｕから成
るゲート電極７の幅を１〔μｍ〕、ゲート電極７とソー
ス及びドレイン電極５，６Ｍの幅を２（＃−） 、チャ
ネル領域幅Ｗｃｈを５〜１０（＃ｆｉ）、不活性領域８
を幅Ｗｎ ａ ５〜Ｉ Ｏ（ａｍ”） ｅ深さｚｏｏｏ
（ｇとしている。
第６図は本発明の他の実施例であり、第３図で説明した
部分と回部は同記号で指示しである。
部分と回部は同記号で指示しである。
本実施例では不活性領域８の形状をゲート電極７近傍か
らソース及びドレイン領域３，４へ近づくに従りてオフ
セット領域の幅が広になる様にして、更に直列抵抗が低
下する形状としている。
らソース及びドレイン領域３，４へ近づくに従りてオフ
セット領域の幅が広になる様にして、更に直列抵抗が低
下する形状としている。
尚、本実施例では不活性領域８をメサ状にエツチングす
ることにより形成したが、イオノ注入により選択的に高
抵抗領域を形成してもよい。
ることにより形成したが、イオノ注入により選択的に高
抵抗領域を形成してもよい。
（６） 発明の効果
本発明によれば、オフセット構造を有するＦＩＴにおい
て、ゲート電極とソース、ドレイン電極間に存在する直
列抵抗を低減し、ｌ１ｍが向上す−るという特有の効果
を賽する。
て、ゲート電極とソース、ドレイン電極間に存在する直
列抵抗を低減し、ｌ１ｍが向上す−るという特有の効果
を賽する。
第１図及び第２図は従来のＦＥＴの断面及び平面図、ｓ
ａ図乃至＃Ｉ５図は本発明の実施例における、平面及び
断面及び一部拡大平面図、第６図は本発明の他の実施例
の平面図である。 １・・・半絶縁性基板 ２・・・動作領域 ３・・・ソース（又はドレイン）領域 ４・・・ドレイン（又はソース）領域 ５・・・ソース（又はドレイ／）電極 ６・・・ドレイン（又はソース］電極 ７・・・ゲート電極 ８・・・不活性領域 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
ａ図乃至＃Ｉ５図は本発明の実施例における、平面及び
断面及び一部拡大平面図、第６図は本発明の他の実施例
の平面図である。 １・・・半絶縁性基板 ２・・・動作領域 ３・・・ソース（又はドレイン）領域 ４・・・ドレイン（又はソース）領域 ５・・・ソース（又はドレイ／）電極 ６・・・ドレイン（又はソース］電極 ７・・・ゲート電極 ８・・・不活性領域 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 半導体基板上に設けられたソース電極、ドレイン電極及
びゲートｉｉ！極々、該ゲート電極直下のチャネル領域
に選択的に設けられた不活性領域とを備えたことを特徴
とする電界効果半導体装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1488584A JPS60160176A (ja) | 1984-01-30 | 1984-01-30 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1488584A JPS60160176A (ja) | 1984-01-30 | 1984-01-30 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160176A true JPS60160176A (ja) | 1985-08-21 |
Family
ID=11873466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1488584A Pending JPS60160176A (ja) | 1984-01-30 | 1984-01-30 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160176A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275459A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 電界効果トランジスタ |
| EP0642174A1 (en) * | 1993-08-03 | 1995-03-08 | Sumitomo Electric Industries, Ltd. | MESFET with low ohmic resistance |
| JP2007535140A (ja) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | 熱スペーサを有する半導体デバイス |
-
1984
- 1984-01-30 JP JP1488584A patent/JPS60160176A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275459A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 電界効果トランジスタ |
| EP0642174A1 (en) * | 1993-08-03 | 1995-03-08 | Sumitomo Electric Industries, Ltd. | MESFET with low ohmic resistance |
| JP2007535140A (ja) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | 熱スペーサを有する半導体デバイス |
| JP2012069966A (ja) * | 2004-02-25 | 2012-04-05 | Cree Inc | 熱スペーサを有する半導体デバイス |
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