JPH05275459A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH05275459A JPH05275459A JP7408492A JP7408492A JPH05275459A JP H05275459 A JPH05275459 A JP H05275459A JP 7408492 A JP7408492 A JP 7408492A JP 7408492 A JP7408492 A JP 7408492A JP H05275459 A JPH05275459 A JP H05275459A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- effect transistor
- field effect
- channel layer
- fet
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Abstract
(57)【要約】
【目的】 電界効果トランジスタのチャネル温度上昇を
抑え、かつ高電流密度の高出力電界効果トランジスタを
実現する。 【構成】 ソース電極１４とドレイン電極１５の間に形
成されるゲート電極１３下のチャネル層１１にゲート電
極に沿って交互に活性領域と不活性領域１２を形成し、
この不活性領域により、ゲート電極に沿うＦＥＴの発熱
部を分離し、発熱の相互干渉による温度上昇を抑え、最
大電流密度を高くした高出力ＦＥＴの構成を可能とす
る。 【効果】 高い伝達コンダクタンスを持つ高出力ＦＥＴ
が得られる。
抑え、かつ高電流密度の高出力電界効果トランジスタを
実現する。 【構成】 ソース電極１４とドレイン電極１５の間に形
成されるゲート電極１３下のチャネル層１１にゲート電
極に沿って交互に活性領域と不活性領域１２を形成し、
この不活性領域により、ゲート電極に沿うＦＥＴの発熱
部を分離し、発熱の相互干渉による温度上昇を抑え、最
大電流密度を高くした高出力ＦＥＴの構成を可能とす
る。 【効果】 高い伝達コンダクタンスを持つ高出力ＦＥＴ
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（ＦＥＴ）に関し、特にマイクロ波用ＦＥＴ構造に関す
る。
（ＦＥＴ）に関し、特にマイクロ波用ＦＥＴ構造に関す
る。
【０００２】
【従来の技術】従来のＧａＡｓＦＥＴは図３に断面図を
示すように、チャネル層１１を一部分薄くし、この部分
にゲート電極１３を形成し、厚く残したチャネル層１１
上にソース電極１４，ドレイン電極１５を形成したリセ
ス構造を取っていた。また、この様な構造と共に図４に
示すように、チャネル層１１に比べ高濃度の活性層４１
をイオン注入技術により形成し、平面構造のＦＥＴを構
成していた。
示すように、チャネル層１１を一部分薄くし、この部分
にゲート電極１３を形成し、厚く残したチャネル層１１
上にソース電極１４，ドレイン電極１５を形成したリセ
ス構造を取っていた。また、この様な構造と共に図４に
示すように、チャネル層１１に比べ高濃度の活性層４１
をイオン注入技術により形成し、平面構造のＦＥＴを構
成していた。
【０００３】これらの堀込みリセス構造及び高濃度活性
層４１は、ソース及びドレイン電極１４，１５端での電
界集中による電極破壊を防止する効果が有る。さらに、
これ等の構造によりチャネル抵抗を低減し特性向上を図
ることが出来る。
層４１は、ソース及びドレイン電極１４，１５端での電
界集中による電極破壊を防止する効果が有る。さらに、
これ等の構造によりチャネル抵抗を低減し特性向上を図
ることが出来る。
【０００４】
【発明が解決しようとする課題】これ等従来のＦＥＴ構
造は、チャネル層１１のゲート電極１３の下の厚さｔと
濃度ｎの積ｎ×ｔにより飽和電流密度及び単位ゲート幅
当りの飽和電流が決定していた。飽和電流を大きくした
場合に発熱量が増大し、これに伴なうチャネル層１１の
温度上昇による特性劣化と信頼性の低下をきたすことが
考えられた。
造は、チャネル層１１のゲート電極１３の下の厚さｔと
濃度ｎの積ｎ×ｔにより飽和電流密度及び単位ゲート幅
当りの飽和電流が決定していた。飽和電流を大きくした
場合に発熱量が増大し、これに伴なうチャネル層１１の
温度上昇による特性劣化と信頼性の低下をきたすことが
考えられた。
【０００５】このため、チャネル電流密度をある値以下
に抑え、チャネル温度の上昇を抑えて設計しなければな
らなかった。
に抑え、チャネル温度の上昇を抑えて設計しなければな
らなかった。
【０００６】一方、高出力ＦＥＴでは、大振幅の入力信
号が入力されるため、比較的大きなスレッシュホールド
電圧ＶT を持つことが要求される。このＶT は、ＶT は
ｎ・ｔ2 に比例する。の如く、濃度ｎに比例し、厚さｔ
の２乗に比例する。従って、最大飽和電流（ｎ×ｔに比
例）を一定にしてＶT を大きく取るためには、例えば、
濃度ｎを１／２にし厚さを２倍にしてＶT を２倍にする
等の設計をすることになる。この場合、伝達コンダクタ
ンスgmは濃度ｎの平方根に比例するため、利得低下をき
たす問題点が有った。
号が入力されるため、比較的大きなスレッシュホールド
電圧ＶT を持つことが要求される。このＶT は、ＶT は
ｎ・ｔ2 に比例する。の如く、濃度ｎに比例し、厚さｔ
の２乗に比例する。従って、最大飽和電流（ｎ×ｔに比
例）を一定にしてＶT を大きく取るためには、例えば、
濃度ｎを１／２にし厚さを２倍にしてＶT を２倍にする
等の設計をすることになる。この場合、伝達コンダクタ
ンスgmは濃度ｎの平方根に比例するため、利得低下をき
たす問題点が有った。
【０００７】
【課題を解決するための手段】本発明のＦＥＴは、ソー
ス電極とドレイン電極の間に形成されるゲート電極の下
のチャネル層に、ゲート電極に沿って交互に活性領域と
不活性領域が形成されている。
ス電極とドレイン電極の間に形成されるゲート電極の下
のチャネル層に、ゲート電極に沿って交互に活性領域と
不活性領域が形成されている。
【０００８】この不活性領域により、活性領域部分の発
熱領域が分離され発熱に伴なう相互干渉による温度上昇
を抑える作用がある。これにより、最大電流密度を高く
保つ設計が可能となり、高い伝達コンダクタンスを持つ
高出力ＦＥＴが設計、実現出来る。
熱領域が分離され発熱に伴なう相互干渉による温度上昇
を抑える作用がある。これにより、最大電流密度を高く
保つ設計が可能となり、高い伝達コンダクタンスを持つ
高出力ＦＥＴが設計、実現出来る。
【０００９】
【実施例】次に本実施例について図面を参照して説明す
る。図１は本発明の一実施例を示すＦＥＴの平面図で、
ゲート電極１３，ソース電極１４及びドレイン電極１５
の下にチャネル層１１が形成され、ゲート電極１３の下
のチャネル層１１の一部分が取除かれた不活性領域１２
が形成されている。この不活性領域１２は、イオン注入
技術を用いてチャネル層１１を形成する場合には、不活
性領域１２上にホトレジストを残し、イオン注入するこ
とにより形成可能である。この不活性領域１２の端から
ゲート電極端までの距離Ｌは、最適値が存在し、Ｌを大
きくした場合には、表面からの空乏層が広がり徐々にチ
ャネル層１１を実効的に薄くしチャネル抵抗を増加させ
る。また、チャネル内の高電界領域が、ゲート端から距
離Ｌ以上離れた場合には、発熱領域が分離されず、本発
明の効果が失なわれると共に、ゲートリーク電流が増大
しゲート耐圧が低下する。従って、この距離Ｌは、実験
に依れば、０．２μm から２μm の範囲で最適な寸法が
有る。この距離は、チャネル厚ｔが大きい場合にはＬも
大きく取れる相関が有る。
る。図１は本発明の一実施例を示すＦＥＴの平面図で、
ゲート電極１３，ソース電極１４及びドレイン電極１５
の下にチャネル層１１が形成され、ゲート電極１３の下
のチャネル層１１の一部分が取除かれた不活性領域１２
が形成されている。この不活性領域１２は、イオン注入
技術を用いてチャネル層１１を形成する場合には、不活
性領域１２上にホトレジストを残し、イオン注入するこ
とにより形成可能である。この不活性領域１２の端から
ゲート電極端までの距離Ｌは、最適値が存在し、Ｌを大
きくした場合には、表面からの空乏層が広がり徐々にチ
ャネル層１１を実効的に薄くしチャネル抵抗を増加させ
る。また、チャネル内の高電界領域が、ゲート端から距
離Ｌ以上離れた場合には、発熱領域が分離されず、本発
明の効果が失なわれると共に、ゲートリーク電流が増大
しゲート耐圧が低下する。従って、この距離Ｌは、実験
に依れば、０．２μm から２μm の範囲で最適な寸法が
有る。この距離は、チャネル厚ｔが大きい場合にはＬも
大きく取れる相関が有る。
【００１０】本実施例の如く、ゲート電極１３の下に不
活性領域１２を設けることにより、ゲート近傍の高電界
領域での発熱をゲート電極に沿って分離することにより
チャネルの温度上昇の相互干渉を抑えることが可能とな
る。従って、チャネル層の濃度を高くし、最大電流密度
を上げることが可能となり、高い伝達コンダクタンスと
スレッシュホールド電圧ＶT を持つ、高出力ＦＥＴを設
計することが出来る。
活性領域１２を設けることにより、ゲート近傍の高電界
領域での発熱をゲート電極に沿って分離することにより
チャネルの温度上昇の相互干渉を抑えることが可能とな
る。従って、チャネル層の濃度を高くし、最大電流密度
を上げることが可能となり、高い伝達コンダクタンスと
スレッシュホールド電圧ＶT を持つ、高出力ＦＥＴを設
計することが出来る。
【００１１】図２は、本発明の第２の実施例を示す図
で、チャネル層１１の中心部分の不活性領域の幅Ｗ1 を
端部の不活性領域の幅Ｗ2 に比べ広くした構造である。
ＦＥＴの発熱がゲート電極に沿って一様な場合、放熱は
チャネル層１１の周辺部が良くなり、チャネル層の中央
部は発熱の相互干渉により周辺部より高温になる。この
ためチャネル内での特性が不均一になり、チャネル中央
の高温部での特性低下を起す。本実施例の如くチャネル
中央部の不活性領域の幅を広くし、ゲート電極１３の中
央部の発熱を抑えることにより、ゲート電極１３に沿っ
た温度分布を均一にすることが可能となり、チャネル内
の特性を均一にし、かつ高電流密度を実現することが出
来る。
で、チャネル層１１の中心部分の不活性領域の幅Ｗ1 を
端部の不活性領域の幅Ｗ2 に比べ広くした構造である。
ＦＥＴの発熱がゲート電極に沿って一様な場合、放熱は
チャネル層１１の周辺部が良くなり、チャネル層の中央
部は発熱の相互干渉により周辺部より高温になる。この
ためチャネル内での特性が不均一になり、チャネル中央
の高温部での特性低下を起す。本実施例の如くチャネル
中央部の不活性領域の幅を広くし、ゲート電極１３の中
央部の発熱を抑えることにより、ゲート電極１３に沿っ
た温度分布を均一にすることが可能となり、チャネル内
の特性を均一にし、かつ高電流密度を実現することが出
来る。
【００１２】また、不活性領域の幅を等しくしたので、
逆に、チャネル層１１の活性領域の幅Ｙをチャネル層の
中心部分で狭くしても同じ効果が得られることは言うま
でもない。
逆に、チャネル層１１の活性領域の幅Ｙをチャネル層の
中心部分で狭くしても同じ効果が得られることは言うま
でもない。
【００１３】
【発明の効果】以上説明したように本発明は、ＦＥＴの
ゲート電極１３の下のチャネル層１１に、活性領域と不
活性領域を交互に設けることにより、ゲート電極１３に
沿う発熱領域を分離し、発熱の相互干渉を低下させるこ
とが可能となる。これにより、従来に比べ高電流密度の
チャネル層１１が形成出来、高い伝達コンダクタンスと
スレッシュホールド電圧ＶT を持つ高出力ＦＥＴを実現
することが出来る効果が有る。
ゲート電極１３の下のチャネル層１１に、活性領域と不
活性領域を交互に設けることにより、ゲート電極１３に
沿う発熱領域を分離し、発熱の相互干渉を低下させるこ
とが可能となる。これにより、従来に比べ高電流密度の
チャネル層１１が形成出来、高い伝達コンダクタンスと
スレッシュホールド電圧ＶT を持つ高出力ＦＥＴを実現
することが出来る効果が有る。
【図１】本発明の第１の実施例を示す平面図である。
【図２】本発明の第２の実施例を示す平面図である。
【図３】従来のリセス構造ＦＥＴの断面図である。
【図４】従来の平面構造ＦＥＴの断面図である。
１１ チャネル層 １２ 不活性領域 １３ ゲート電極 １４ ソース電極 １５ ドレイン電極 １６ ゲート引出し電極 ４１ 高濃度活性層 Ｌ 不活性層端とゲート電極端の距離 Ｗ1 ，Ｗ2 不活性層の幅 Ｙ 活性層の幅
Claims (4)
- 【請求項１】 ドレイン電極とソース電極の間に形成さ
れるゲート電極の下のチャネル層に、ゲート電極に沿っ
て交互に活性領域と不活性領域を形成した電界効果トラ
ンジスタ。 - 【請求項２】 不活性領域の端とゲート電極の端の距離
を０．２μm から２μm とした請求項１記載の電界効果
トランジスタ。 - 【請求項３】 不活性領域のゲート電極に沿う幅をチャ
ネル層の周辺部に比し中央部で広くした請求項１記載の
電界効果トランジスタ。 - 【請求項４】 活性層領域のゲート電極に沿う幅をチャ
ネル層の周辺部に比し中央部で狭くした請求項１記載の
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074084A JP2914411B2 (ja) | 1992-03-30 | 1992-03-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074084A JP2914411B2 (ja) | 1992-03-30 | 1992-03-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275459A true JPH05275459A (ja) | 1993-10-22 |
| JP2914411B2 JP2914411B2 (ja) | 1999-06-28 |
Family
ID=13536957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074084A Expired - Fee Related JP2914411B2 (ja) | 1992-03-30 | 1992-03-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914411B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284575A (ja) * | 2000-04-04 | 2001-10-12 | Mitsubishi Electric Corp | 圧接型半導体装置およびそれを用いた半導体スタック装置 |
| JP2007123304A (ja) * | 2005-10-25 | 2007-05-17 | Nec Corp | 電界効果トランジスタ |
| CN107195673A (zh) * | 2017-05-19 | 2017-09-22 | 北京华进创威电子有限公司 | 一种非均匀栅长GaNHEMT栅极结构及器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210674A (ja) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | 接合型電界効果トランジスタ |
| JPS60160176A (ja) * | 1984-01-30 | 1985-08-21 | Fujitsu Ltd | 電界効果半導体装置 |
| JPH0227739A (ja) * | 1988-07-18 | 1990-01-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1992
- 1992-03-30 JP JP4074084A patent/JP2914411B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210674A (ja) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | 接合型電界効果トランジスタ |
| JPS60160176A (ja) * | 1984-01-30 | 1985-08-21 | Fujitsu Ltd | 電界効果半導体装置 |
| JPH0227739A (ja) * | 1988-07-18 | 1990-01-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284575A (ja) * | 2000-04-04 | 2001-10-12 | Mitsubishi Electric Corp | 圧接型半導体装置およびそれを用いた半導体スタック装置 |
| JP2007123304A (ja) * | 2005-10-25 | 2007-05-17 | Nec Corp | 電界効果トランジスタ |
| CN107195673A (zh) * | 2017-05-19 | 2017-09-22 | 北京华进创威电子有限公司 | 一种非均匀栅长GaNHEMT栅极结构及器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2914411B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990317 |
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