JPS59210674A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
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- JPS59210674A JPS59210674A JP8533383A JP8533383A JPS59210674A JP S59210674 A JPS59210674 A JP S59210674A JP 8533383 A JP8533383 A JP 8533383A JP 8533383 A JP8533383 A JP 8533383A JP S59210674 A JPS59210674 A JP S59210674A
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- 230000005669 field effect Effects 0.000 title claims description 7
- 238000009792 diffusion process Methods 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 108091006146 Channels Proteins 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 7
- 239000012535 impurity Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a)発明の技術分野
本発明は接合型電界効果トランジスタの改良に係シ、特
にチャネル拡散領域構造の改良に関する0(b) 技
術の背景 接合型電界効果トランジスタ(以後JITと呼ぶ)は、
低雑音で入力インピーダンスが高いという長所を有する
のでアナログICのオペアンプ等に多く用いられている
。
にチャネル拡散領域構造の改良に関する0(b) 技
術の背景 接合型電界効果トランジスタ(以後JITと呼ぶ)は、
低雑音で入力インピーダンスが高いという長所を有する
のでアナログICのオペアンプ等に多く用いられている
。
(c) 従来技術と問題点
第1図は上記アナログICに用いられていた従来のJF
ETの構造を示した要部上面図(イ)及びそのA−A矢
視断面図(ロ)、B−B矢視断面図クラである。
ETの構造を示した要部上面図(イ)及びそのA−A矢
視断面図(ロ)、B−B矢視断面図クラである。
同図に於て、lはn型シリコン(SL)エピタキシャル
層、2はp+型型状状ソース拡散領域 3はp生型帯状
ドレイン拡散領域、4はp型チャネル拡散領域、5はn
+型型状状ゲート拡散領域示す。
層、2はp+型型状状ソース拡散領域 3はp生型帯状
ドレイン拡散領域、4はp型チャネル拡散領域、5はn
+型型状状ゲート拡散領域示す。
この図から明らかなようにJFETに於てはゲート拡散
領域5とチャネル拡散領域4がp−n接合で分離されて
いるので、この間に接合容量よりなる寄生容量が生ずる
。そして同図に示したように通常JFETに於てはコン
ダクタンスを高めるためにゲート拡散領域5が帯状に長
く形成されるので、該ゲート拡散領域5内に寄生抵抗を
生ずる。そのため該ゲートの寄生容量と寄生抵抗によっ
て決まる時定数によって該JFETのスイッチング速度
に遅れを生ずる。そしてこの遅れはICが高密度高集積
化され、該ICに搭載されるJFETが微細化されてゲ
ート拡散頭載40幅WG(ゲート長)が狭くなる程大き
くなり、ICの高速動作性能が低下するという開示を生
ずる。
領域5とチャネル拡散領域4がp−n接合で分離されて
いるので、この間に接合容量よりなる寄生容量が生ずる
。そして同図に示したように通常JFETに於てはコン
ダクタンスを高めるためにゲート拡散領域5が帯状に長
く形成されるので、該ゲート拡散領域5内に寄生抵抗を
生ずる。そのため該ゲートの寄生容量と寄生抵抗によっ
て決まる時定数によって該JFETのスイッチング速度
に遅れを生ずる。そしてこの遅れはICが高密度高集積
化され、該ICに搭載されるJFETが微細化されてゲ
ート拡散頭載40幅WG(ゲート長)が狭くなる程大き
くなり、ICの高速動作性能が低下するという開示を生
ずる。
(d) 発明の目的
本発明はJFETのゲート寄生抵抗を減少せしめる能動
領域構造を提供するものであり、その目的とするところ
は該JFETのスイッチング速度を向上せしめるにある
。
領域構造を提供するものであり、その目的とするところ
は該JFETのスイッチング速度を向上せしめるにある
。
(e) 発明の構成
即ち本発明は接合型電界効果トランジスタに於て、第1
の導電型を有する半導体基体と、該半導体基体面に所定
の距離をへだてて平行に並んで形成された第2の導電型
を有する帯状ソース拡散領域と帯状ドレイン拡散領域の
対と、該ソース拡散領域とドレイン拡散領域との間の該
半導体基体面に形成された該ソース拡散領域と該ドレイ
ン拡散領域間を橋絡する複数列の第2導電屋チヤネル拡
散領域と、該ソース拡散領域とドレイン拡散領域との間
の該半導体基体面に、該複数列のチャネル拡散領域を横
切り、且つ該ソース拡散領域及びドレイン拡散領域とは
なれて形成された該チャネル拡散領域より浅い第1導電
型の帯状ゲート拡散領域とを有してなることを特徴とす
る。
の導電型を有する半導体基体と、該半導体基体面に所定
の距離をへだてて平行に並んで形成された第2の導電型
を有する帯状ソース拡散領域と帯状ドレイン拡散領域の
対と、該ソース拡散領域とドレイン拡散領域との間の該
半導体基体面に形成された該ソース拡散領域と該ドレイ
ン拡散領域間を橋絡する複数列の第2導電屋チヤネル拡
散領域と、該ソース拡散領域とドレイン拡散領域との間
の該半導体基体面に、該複数列のチャネル拡散領域を横
切り、且つ該ソース拡散領域及びドレイン拡散領域とは
なれて形成された該チャネル拡散領域より浅い第1導電
型の帯状ゲート拡散領域とを有してなることを特徴とす
る。
(f) 発明の実施例
以下本発明を一実施例について、第2図に模式的に示し
た要部上面図(イ)、そのA−A矢視断面図(ロ)、B
−B矢視断面図G−3,C−C矢視断面図に)を用いて
詳細に説明する。
た要部上面図(イ)、そのA−A矢視断面図(ロ)、B
−B矢視断面図G−3,C−C矢視断面図に)を用いて
詳細に説明する。
バイポーラICに於て、−半導体基体上にバイポーラ・
トランジスタ(図示せず)と併設される接合型電界効果
トランジスタ(JPET)はバイポーラ・トランジスタ
同様、例えば第2図(イ)、(ロ)、(ハ)。
トランジスタ(図示せず)と併設される接合型電界効果
トランジスタ(JPET)はバイポーラ・トランジスタ
同様、例えば第2図(イ)、(ロ)、(ハ)。
(→に示すようにp型シリコン(St)基板11上に1
0” 〜10” (atm/m)程度ノ不純物mat有
する′n十型埋込み拡散層12を介して、該埋込み拡散
層12上呪厚さ例えば10(μm〕程度に積層形成され
pff1分離拡散領域13によって画定分離された不純
物躊度1 x 10” (atm/cJ:]程度のn型
Siエピタキシャル層14に形成される。
0” 〜10” (atm/m)程度ノ不純物mat有
する′n十型埋込み拡散層12を介して、該埋込み拡散
層12上呪厚さ例えば10(μm〕程度に積層形成され
pff1分離拡散領域13によって画定分離された不純
物躊度1 x 10” (atm/cJ:]程度のn型
Siエピタキシャル層14に形成される。
そして本発明が適用されたJFETlt例えば同図に示
すように、該n型Siエピタキシャル層14面に10〜
20〔μm′3程度の所定の距離り、をへだてて平行に
並んで形成された50〜100〔μm〕程度の所定の長
さり、10〜20〔μm〕程度の所定の幅W7,1〜2
〔μm〕程度の所定の深さd、を有す名帯状p+型ソー
ス拡散領域15と帯状p+型トドレイン拡散領域6の対
と、該ソース拡散領域15とドレイン拡散領域16の間
のエピタキシャル層14面に該ソース領域15とドレイ
ン領域16を橋絡するように例えばlO〔μm〕程度の
所定の間隔iを置いて形成された、複数列の10〜20
〔μm〕程度の所定の幅W2,0.5[μm〕程度の深
さd2を有するp型チャネル拡散領域17と、該ソース
拡散領域15とドレイン拡散領域16との間のエピタキ
シャル層14面に1該複数列のp型チャネル拡散領域1
7を横切り、且つソース拡散領域15及びドレイン拡散
領域16から等距離の位置にこれらソース、ドレイン領
域15.16と平行に形成された2〜8〔μm〕程度の
所定の幅W、を有し且つp型チャネル拡散領域17より
浅い例えば0.2〜0.3〔μm〕程度の所定の深さd
iを有する帯状ゲート拡散領域18とを有し、図示しな
か、該主面上を覆う絶縁膜、該絶縁膜のコンタクト窓を
介して前記ソース拡散領域、ドレイン拡散領域、ゲート
拡散領域に接するそれぞれの配線9表面保護絶縁膜等を
有してなっている。(図中19はゲート配線) そして上記帯状p型ソース拡散頒域15及びドレイン拡
散領域16は、例えば酸化シリコン(SiO2)膜、レ
ジスト等をマスクにしてほうg(B+)のイオン注入に
より1O18〜1O1oCatrn/Cd〕程度の表面
不純物濃度に形成される。又p型チャネル拡故領域17
は、例えばレジスト膜をマスクにしてほう素<B+)の
イオン注入によりピーク部の不純物濃度3〜8 X l
O” (atm/榴〕程度に形成される。
すように、該n型Siエピタキシャル層14面に10〜
20〔μm′3程度の所定の距離り、をへだてて平行に
並んで形成された50〜100〔μm〕程度の所定の長
さり、10〜20〔μm〕程度の所定の幅W7,1〜2
〔μm〕程度の所定の深さd、を有す名帯状p+型ソー
ス拡散領域15と帯状p+型トドレイン拡散領域6の対
と、該ソース拡散領域15とドレイン拡散領域16の間
のエピタキシャル層14面に該ソース領域15とドレイ
ン領域16を橋絡するように例えばlO〔μm〕程度の
所定の間隔iを置いて形成された、複数列の10〜20
〔μm〕程度の所定の幅W2,0.5[μm〕程度の深
さd2を有するp型チャネル拡散領域17と、該ソース
拡散領域15とドレイン拡散領域16との間のエピタキ
シャル層14面に1該複数列のp型チャネル拡散領域1
7を横切り、且つソース拡散領域15及びドレイン拡散
領域16から等距離の位置にこれらソース、ドレイン領
域15.16と平行に形成された2〜8〔μm〕程度の
所定の幅W、を有し且つp型チャネル拡散領域17より
浅い例えば0.2〜0.3〔μm〕程度の所定の深さd
iを有する帯状ゲート拡散領域18とを有し、図示しな
か、該主面上を覆う絶縁膜、該絶縁膜のコンタクト窓を
介して前記ソース拡散領域、ドレイン拡散領域、ゲート
拡散領域に接するそれぞれの配線9表面保護絶縁膜等を
有してなっている。(図中19はゲート配線) そして上記帯状p型ソース拡散頒域15及びドレイン拡
散領域16は、例えば酸化シリコン(SiO2)膜、レ
ジスト等をマスクにしてほうg(B+)のイオン注入に
より1O18〜1O1oCatrn/Cd〕程度の表面
不純物濃度に形成される。又p型チャネル拡故領域17
は、例えばレジスト膜をマスクにしてほう素<B+)の
イオン注入によりピーク部の不純物濃度3〜8 X l
O” (atm/榴〕程度に形成される。
又帯状n型ゲート拡散領域18は、例えばレジスト嘆を
マスクにしてりん(P+)又はひ素(As”)のイオン
注入により表面不純物濃度lO〜101:atm/cl
)程度に形成される (g) 発明の効果 上記実施例に示したように、本発明の構造に於てはp型
チャネル拡助領域17が複数列に分割され、帯状のn型
チャネル拡散領域18がこれらチャネル拡散111域1
7の間隙部に於て直にn型エピタキシャル1%14に接
する。(第2図(o)及びに)参照)そして該n型エピ
タキシャル層14は、1貫に成るいはn型ケート拡散領
域18の基部を介してゲート配線19に電気的に接続し
ている。(第2図(ロ)参照) そのため本発明の構造に於ては帯状のn 型ゲート拡散
領域に、n型エピタキシャル層及びその下部のn型埋込
み拡散層よシなる低抵抗が並列に接続された形になるの
で、ゲートの寄生抵抗は大幅に減少し、該妾合型電界効
果トランジスタのスイッチング速度は向上する。
マスクにしてりん(P+)又はひ素(As”)のイオン
注入により表面不純物濃度lO〜101:atm/cl
)程度に形成される (g) 発明の効果 上記実施例に示したように、本発明の構造に於てはp型
チャネル拡助領域17が複数列に分割され、帯状のn型
チャネル拡散領域18がこれらチャネル拡散111域1
7の間隙部に於て直にn型エピタキシャル1%14に接
する。(第2図(o)及びに)参照)そして該n型エピ
タキシャル層14は、1貫に成るいはn型ケート拡散領
域18の基部を介してゲート配線19に電気的に接続し
ている。(第2図(ロ)参照) そのため本発明の構造に於ては帯状のn 型ゲート拡散
領域に、n型エピタキシャル層及びその下部のn型埋込
み拡散層よシなる低抵抗が並列に接続された形になるの
で、ゲートの寄生抵抗は大幅に減少し、該妾合型電界効
果トランジスタのスイッチング速度は向上する。
従って本発明はアナログIC等の性能向上に有効である
。
。
第1図は接合型電界効果トランジスタに於ける従来の構
造を示す要部上面図(イ)、A−A矢視断面し1(ロ)
、B−B矢視断面図(ハ)で、第2図は本発明の一実施
例を示す要部上面図(イ)、A−A矢視断面図(ロ)、
B−B矢視断面図(ハ)、C−C矢視断面図に)である
。 図に於て、11はp型シリコン基板、12はn++埋込
み拡散層、13はp型分離拡散領域、14はn型シリコ
ン・エピタキシャル層、15は缶状p+型ソース絋鉱領
域、16は帯状p+型トドレイン拡散領域17はp型ゲ
ート拡散領域、18は帯状n型ゲート拡散領域、19は
ゲート配線を示す。 「仝へ 纂 1 図 菓2図
造を示す要部上面図(イ)、A−A矢視断面し1(ロ)
、B−B矢視断面図(ハ)で、第2図は本発明の一実施
例を示す要部上面図(イ)、A−A矢視断面図(ロ)、
B−B矢視断面図(ハ)、C−C矢視断面図に)である
。 図に於て、11はp型シリコン基板、12はn++埋込
み拡散層、13はp型分離拡散領域、14はn型シリコ
ン・エピタキシャル層、15は缶状p+型ソース絋鉱領
域、16は帯状p+型トドレイン拡散領域17はp型ゲ
ート拡散領域、18は帯状n型ゲート拡散領域、19は
ゲート配線を示す。 「仝へ 纂 1 図 菓2図
Claims (1)
- 第1の導電型を有する半導体基体と、該半導体基体面に
所定の距離をへだて平行に並んで形成された第2の導電
型を有する帯状ソース拡散領域と帯状ドレイン拡散領域
の対と、該ソース拡散領域とドレイン拡散領域との間の
該半導体基体面に形成された該ソース拡散領域と該ドレ
イン拡散領域間を橋絡する複数列の第2導電型チヤネル
拡散領域と、該ソース拡散領域とドレイン拡散領域との
間の該半導体基体面に、該複数列のチャネル拡散領域を
横切り、且つ該ソース拡散領域及びドレイン拡散領域と
はなれて形成された該チャネル拡散領域より浅い第1導
屯型の帯状ゲート拡散領域とを有してなることを特徴と
する接合型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8533383A JPS59210674A (ja) | 1983-05-16 | 1983-05-16 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8533383A JPS59210674A (ja) | 1983-05-16 | 1983-05-16 | 接合型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59210674A true JPS59210674A (ja) | 1984-11-29 |
Family
ID=13855707
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8533383A Pending JPS59210674A (ja) | 1983-05-16 | 1983-05-16 | 接合型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59210674A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275459A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 電界効果トランジスタ |
US20140001564A1 (en) * | 2012-06-27 | 2014-01-02 | Tae-Joong Song | Semiconductor integrated circuit, method of designing the same, and method of fabricating the same |
-
1983
- 1983-05-16 JP JP8533383A patent/JPS59210674A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275459A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 電界効果トランジスタ |
US20140001564A1 (en) * | 2012-06-27 | 2014-01-02 | Tae-Joong Song | Semiconductor integrated circuit, method of designing the same, and method of fabricating the same |
US9026975B2 (en) * | 2012-06-27 | 2015-05-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit, method of designing the same, and method of fabricating the same |
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