JPS59210674A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
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- JPS59210674A JPS59210674A JP8533383A JP8533383A JPS59210674A JP S59210674 A JPS59210674 A JP S59210674A JP 8533383 A JP8533383 A JP 8533383A JP 8533383 A JP8533383 A JP 8533383A JP S59210674 A JPS59210674 A JP S59210674A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は接合型電界効果トランジスタの改良に係シ、特
にチャネル拡散領域構造の改良に関する０（ｂ） 技
術の背景 接合型電界効果トランジスタ（以後ＪＩＴと呼ぶ）は、
低雑音で入力インピーダンスが高いという長所を有する
のでアナログＩＣのオペアンプ等に多く用いられている
。
にチャネル拡散領域構造の改良に関する０（ｂ） 技
術の背景 接合型電界効果トランジスタ（以後ＪＩＴと呼ぶ）は、
低雑音で入力インピーダンスが高いという長所を有する
のでアナログＩＣのオペアンプ等に多く用いられている
。
（ｃ） 従来技術と問題点
第１図は上記アナログＩＣに用いられていた従来のＪＦ
ＥＴの構造を示した要部上面図（イ）及びそのＡ−Ａ矢
視断面図（ロ）、Ｂ−Ｂ矢視断面図クラである。
ＥＴの構造を示した要部上面図（イ）及びそのＡ−Ａ矢
視断面図（ロ）、Ｂ−Ｂ矢視断面図クラである。
同図に於て、ｌはｎ型シリコン（ＳＬ）エピタキシャル
層、２はｐ＋型型状状ソース拡散領域 ３はｐ生型帯状
ドレイン拡散領域、４はｐ型チャネル拡散領域、５はｎ
＋型型状状ゲート拡散領域示す。
層、２はｐ＋型型状状ソース拡散領域 ３はｐ生型帯状
ドレイン拡散領域、４はｐ型チャネル拡散領域、５はｎ
＋型型状状ゲート拡散領域示す。
この図から明らかなようにＪＦＥＴに於てはゲート拡散
領域５とチャネル拡散領域４がｐ−ｎ接合で分離されて
いるので、この間に接合容量よりなる寄生容量が生ずる
。そして同図に示したように通常ＪＦＥＴに於てはコン
ダクタンスを高めるためにゲート拡散領域５が帯状に長
く形成されるので、該ゲート拡散領域５内に寄生抵抗を
生ずる。そのため該ゲートの寄生容量と寄生抵抗によっ
て決まる時定数によって該ＪＦＥＴのスイッチング速度
に遅れを生ずる。そしてこの遅れはＩＣが高密度高集積
化され、該ＩＣに搭載されるＪＦＥＴが微細化されてゲ
ート拡散頭載４０幅ＷＧ（ゲート長）が狭くなる程大き
くなり、ＩＣの高速動作性能が低下するという開示を生
ずる。
領域５とチャネル拡散領域４がｐ−ｎ接合で分離されて
いるので、この間に接合容量よりなる寄生容量が生ずる
。そして同図に示したように通常ＪＦＥＴに於てはコン
ダクタンスを高めるためにゲート拡散領域５が帯状に長
く形成されるので、該ゲート拡散領域５内に寄生抵抗を
生ずる。そのため該ゲートの寄生容量と寄生抵抗によっ
て決まる時定数によって該ＪＦＥＴのスイッチング速度
に遅れを生ずる。そしてこの遅れはＩＣが高密度高集積
化され、該ＩＣに搭載されるＪＦＥＴが微細化されてゲ
ート拡散頭載４０幅ＷＧ（ゲート長）が狭くなる程大き
くなり、ＩＣの高速動作性能が低下するという開示を生
ずる。
（ｄ） 発明の目的
本発明はＪＦＥＴのゲート寄生抵抗を減少せしめる能動
領域構造を提供するものであり、その目的とするところ
は該ＪＦＥＴのスイッチング速度を向上せしめるにある
。
領域構造を提供するものであり、その目的とするところ
は該ＪＦＥＴのスイッチング速度を向上せしめるにある
。
（ｅ） 発明の構成
即ち本発明は接合型電界効果トランジスタに於て、第１
の導電型を有する半導体基体と、該半導体基体面に所定
の距離をへだてて平行に並んで形成された第２の導電型
を有する帯状ソース拡散領域と帯状ドレイン拡散領域の
対と、該ソース拡散領域とドレイン拡散領域との間の該
半導体基体面に形成された該ソース拡散領域と該ドレイ
ン拡散領域間を橋絡する複数列の第２導電屋チヤネル拡
散領域と、該ソース拡散領域とドレイン拡散領域との間
の該半導体基体面に、該複数列のチャネル拡散領域を横
切り、且つ該ソース拡散領域及びドレイン拡散領域とは
なれて形成された該チャネル拡散領域より浅い第１導電
型の帯状ゲート拡散領域とを有してなることを特徴とす
る。
の導電型を有する半導体基体と、該半導体基体面に所定
の距離をへだてて平行に並んで形成された第２の導電型
を有する帯状ソース拡散領域と帯状ドレイン拡散領域の
対と、該ソース拡散領域とドレイン拡散領域との間の該
半導体基体面に形成された該ソース拡散領域と該ドレイ
ン拡散領域間を橋絡する複数列の第２導電屋チヤネル拡
散領域と、該ソース拡散領域とドレイン拡散領域との間
の該半導体基体面に、該複数列のチャネル拡散領域を横
切り、且つ該ソース拡散領域及びドレイン拡散領域とは
なれて形成された該チャネル拡散領域より浅い第１導電
型の帯状ゲート拡散領域とを有してなることを特徴とす
る。
（ｆ） 発明の実施例
以下本発明を一実施例について、第２図に模式的に示し
た要部上面図（イ）、そのＡ−Ａ矢視断面図（ロ）、Ｂ
−Ｂ矢視断面図Ｇ−３，Ｃ−Ｃ矢視断面図に）を用いて
詳細に説明する。
た要部上面図（イ）、そのＡ−Ａ矢視断面図（ロ）、Ｂ
−Ｂ矢視断面図Ｇ−３，Ｃ−Ｃ矢視断面図に）を用いて
詳細に説明する。
バイポーラＩＣに於て、−半導体基体上にバイポーラ・
トランジスタ（図示せず）と併設される接合型電界効果
トランジスタ（ＪＰＥＴ）はバイポーラ・トランジスタ
同様、例えば第２図（イ）、（ロ）、（ハ）。
トランジスタ（図示せず）と併設される接合型電界効果
トランジスタ（ＪＰＥＴ）はバイポーラ・トランジスタ
同様、例えば第２図（イ）、（ロ）、（ハ）。
（→に示すようにｐ型シリコン（Ｓｔ）基板１１上に１
０” 〜１０” （ａｔｍ／ｍ）程度ノ不純物ｍａｔ有
する′ｎ十型埋込み拡散層１２を介して、該埋込み拡散
層１２上呪厚さ例えば１０（μｍ〕程度に積層形成され
ｐｆｆ１分離拡散領域１３によって画定分離された不純
物躊度１ ｘ １０” （ａｔｍ／ｃＪ：］程度のｎ型
Ｓｉエピタキシャル層１４に形成される。
０” 〜１０” （ａｔｍ／ｍ）程度ノ不純物ｍａｔ有
する′ｎ十型埋込み拡散層１２を介して、該埋込み拡散
層１２上呪厚さ例えば１０（μｍ〕程度に積層形成され
ｐｆｆ１分離拡散領域１３によって画定分離された不純
物躊度１ ｘ １０” （ａｔｍ／ｃＪ：］程度のｎ型
Ｓｉエピタキシャル層１４に形成される。
そして本発明が適用されたＪＦＥＴｌｔ例えば同図に示
すように、該ｎ型Ｓｉエピタキシャル層１４面に１０〜
２０〔μｍ′３程度の所定の距離り、をへだてて平行に
並んで形成された５０〜１００〔μｍ〕程度の所定の長
さり、１０〜２０〔μｍ〕程度の所定の幅Ｗ７，１〜２
〔μｍ〕程度の所定の深さｄ、を有す名帯状ｐ＋型ソー
ス拡散領域１５と帯状ｐ＋型トドレイン拡散領域６の対
と、該ソース拡散領域１５とドレイン拡散領域１６の間
のエピタキシャル層１４面に該ソース領域１５とドレイ
ン領域１６を橋絡するように例えばｌＯ〔μｍ〕程度の
所定の間隔ｉを置いて形成された、複数列の１０〜２０
〔μｍ〕程度の所定の幅Ｗ２，０．５［μｍ〕程度の深
さｄ２を有するｐ型チャネル拡散領域１７と、該ソース
拡散領域１５とドレイン拡散領域１６との間のエピタキ
シャル層１４面に１該複数列のｐ型チャネル拡散領域１
７を横切り、且つソース拡散領域１５及びドレイン拡散
領域１６から等距離の位置にこれらソース、ドレイン領
域１５．１６と平行に形成された２〜８〔μｍ〕程度の
所定の幅Ｗ、を有し且つｐ型チャネル拡散領域１７より
浅い例えば０．２〜０．３〔μｍ〕程度の所定の深さｄ
ｉを有する帯状ゲート拡散領域１８とを有し、図示しな
か、該主面上を覆う絶縁膜、該絶縁膜のコンタクト窓を
介して前記ソース拡散領域、ドレイン拡散領域、ゲート
拡散領域に接するそれぞれの配線９表面保護絶縁膜等を
有してなっている。（図中１９はゲート配線） そして上記帯状ｐ型ソース拡散頒域１５及びドレイン拡
散領域１６は、例えば酸化シリコン（ＳｉＯ２）膜、レ
ジスト等をマスクにしてほうｇ（Ｂ＋）のイオン注入に
より１Ｏ１８〜１Ｏ１ｏＣａｔｒｎ／Ｃｄ〕程度の表面
不純物濃度に形成される。又ｐ型チャネル拡故領域１７
は、例えばレジスト膜をマスクにしてほう素＜Ｂ＋）の
イオン注入によりピーク部の不純物濃度３〜８ Ｘ ｌ
Ｏ” （ａｔｍ／榴〕程度に形成される。
すように、該ｎ型Ｓｉエピタキシャル層１４面に１０〜
２０〔μｍ′３程度の所定の距離り、をへだてて平行に
並んで形成された５０〜１００〔μｍ〕程度の所定の長
さり、１０〜２０〔μｍ〕程度の所定の幅Ｗ７，１〜２
〔μｍ〕程度の所定の深さｄ、を有す名帯状ｐ＋型ソー
ス拡散領域１５と帯状ｐ＋型トドレイン拡散領域６の対
と、該ソース拡散領域１５とドレイン拡散領域１６の間
のエピタキシャル層１４面に該ソース領域１５とドレイ
ン領域１６を橋絡するように例えばｌＯ〔μｍ〕程度の
所定の間隔ｉを置いて形成された、複数列の１０〜２０
〔μｍ〕程度の所定の幅Ｗ２，０．５［μｍ〕程度の深
さｄ２を有するｐ型チャネル拡散領域１７と、該ソース
拡散領域１５とドレイン拡散領域１６との間のエピタキ
シャル層１４面に１該複数列のｐ型チャネル拡散領域１
７を横切り、且つソース拡散領域１５及びドレイン拡散
領域１６から等距離の位置にこれらソース、ドレイン領
域１５．１６と平行に形成された２〜８〔μｍ〕程度の
所定の幅Ｗ、を有し且つｐ型チャネル拡散領域１７より
浅い例えば０．２〜０．３〔μｍ〕程度の所定の深さｄ
ｉを有する帯状ゲート拡散領域１８とを有し、図示しな
か、該主面上を覆う絶縁膜、該絶縁膜のコンタクト窓を
介して前記ソース拡散領域、ドレイン拡散領域、ゲート
拡散領域に接するそれぞれの配線９表面保護絶縁膜等を
有してなっている。（図中１９はゲート配線） そして上記帯状ｐ型ソース拡散頒域１５及びドレイン拡
散領域１６は、例えば酸化シリコン（ＳｉＯ２）膜、レ
ジスト等をマスクにしてほうｇ（Ｂ＋）のイオン注入に
より１Ｏ１８〜１Ｏ１ｏＣａｔｒｎ／Ｃｄ〕程度の表面
不純物濃度に形成される。又ｐ型チャネル拡故領域１７
は、例えばレジスト膜をマスクにしてほう素＜Ｂ＋）の
イオン注入によりピーク部の不純物濃度３〜８ Ｘ ｌ
Ｏ” （ａｔｍ／榴〕程度に形成される。
又帯状ｎ型ゲート拡散領域１８は、例えばレジスト嘆を
マスクにしてりん（Ｐ＋）又はひ素（Ａｓ”）のイオン
注入により表面不純物濃度ｌＯ〜１０１：ａｔｍ／ｃｌ
）程度に形成される （ｇ） 発明の効果 上記実施例に示したように、本発明の構造に於てはｐ型
チャネル拡助領域１７が複数列に分割され、帯状のｎ型
チャネル拡散領域１８がこれらチャネル拡散１１１域１
７の間隙部に於て直にｎ型エピタキシャル１％１４に接
する。（第２図（ｏ）及びに）参照）そして該ｎ型エピ
タキシャル層１４は、１貫に成るいはｎ型ケート拡散領
域１８の基部を介してゲート配線１９に電気的に接続し
ている。（第２図（ロ）参照） そのため本発明の構造に於ては帯状のｎ 型ゲート拡散
領域に、ｎ型エピタキシャル層及びその下部のｎ型埋込
み拡散層よシなる低抵抗が並列に接続された形になるの
で、ゲートの寄生抵抗は大幅に減少し、該妾合型電界効
果トランジスタのスイッチング速度は向上する。
マスクにしてりん（Ｐ＋）又はひ素（Ａｓ”）のイオン
注入により表面不純物濃度ｌＯ〜１０１：ａｔｍ／ｃｌ
）程度に形成される （ｇ） 発明の効果 上記実施例に示したように、本発明の構造に於てはｐ型
チャネル拡助領域１７が複数列に分割され、帯状のｎ型
チャネル拡散領域１８がこれらチャネル拡散１１１域１
７の間隙部に於て直にｎ型エピタキシャル１％１４に接
する。（第２図（ｏ）及びに）参照）そして該ｎ型エピ
タキシャル層１４は、１貫に成るいはｎ型ケート拡散領
域１８の基部を介してゲート配線１９に電気的に接続し
ている。（第２図（ロ）参照） そのため本発明の構造に於ては帯状のｎ 型ゲート拡散
領域に、ｎ型エピタキシャル層及びその下部のｎ型埋込
み拡散層よシなる低抵抗が並列に接続された形になるの
で、ゲートの寄生抵抗は大幅に減少し、該妾合型電界効
果トランジスタのスイッチング速度は向上する。
従って本発明はアナログＩＣ等の性能向上に有効である
。
。
第１図は接合型電界効果トランジスタに於ける従来の構
造を示す要部上面図（イ）、Ａ−Ａ矢視断面し１（ロ）
、Ｂ−Ｂ矢視断面図（ハ）で、第２図は本発明の一実施
例を示す要部上面図（イ）、Ａ−Ａ矢視断面図（ロ）、
Ｂ−Ｂ矢視断面図（ハ）、Ｃ−Ｃ矢視断面図に）である
。 図に於て、１１はｐ型シリコン基板、１２はｎ＋＋埋込
み拡散層、１３はｐ型分離拡散領域、１４はｎ型シリコ
ン・エピタキシャル層、１５は缶状ｐ＋型ソース絋鉱領
域、１６は帯状ｐ＋型トドレイン拡散領域１７はｐ型ゲ
ート拡散領域、１８は帯状ｎ型ゲート拡散領域、１９は
ゲート配線を示す。 「仝へ 纂 １ 図 菓２図
造を示す要部上面図（イ）、Ａ−Ａ矢視断面し１（ロ）
、Ｂ−Ｂ矢視断面図（ハ）で、第２図は本発明の一実施
例を示す要部上面図（イ）、Ａ−Ａ矢視断面図（ロ）、
Ｂ−Ｂ矢視断面図（ハ）、Ｃ−Ｃ矢視断面図に）である
。 図に於て、１１はｐ型シリコン基板、１２はｎ＋＋埋込
み拡散層、１３はｐ型分離拡散領域、１４はｎ型シリコ
ン・エピタキシャル層、１５は缶状ｐ＋型ソース絋鉱領
域、１６は帯状ｐ＋型トドレイン拡散領域１７はｐ型ゲ
ート拡散領域、１８は帯状ｎ型ゲート拡散領域、１９は
ゲート配線を示す。 「仝へ 纂 １ 図 菓２図
Claims (1)
- 第１の導電型を有する半導体基体と、該半導体基体面に
所定の距離をへだて平行に並んで形成された第２の導電
型を有する帯状ソース拡散領域と帯状ドレイン拡散領域
の対と、該ソース拡散領域とドレイン拡散領域との間の
該半導体基体面に形成された該ソース拡散領域と該ドレ
イン拡散領域間を橋絡する複数列の第２導電型チヤネル
拡散領域と、該ソース拡散領域とドレイン拡散領域との
間の該半導体基体面に、該複数列のチャネル拡散領域を
横切り、且つ該ソース拡散領域及びドレイン拡散領域と
はなれて形成された該チャネル拡散領域より浅い第１導
屯型の帯状ゲート拡散領域とを有してなることを特徴と
する接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8533383A JPS59210674A (ja) | 1983-05-16 | 1983-05-16 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8533383A JPS59210674A (ja) | 1983-05-16 | 1983-05-16 | 接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210674A true JPS59210674A (ja) | 1984-11-29 |
Family
ID=13855707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8533383A Pending JPS59210674A (ja) | 1983-05-16 | 1983-05-16 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275459A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 電界効果トランジスタ |
| US20140001564A1 (en) * | 2012-06-27 | 2014-01-02 | Tae-Joong Song | Semiconductor integrated circuit, method of designing the same, and method of fabricating the same |
-
1983
- 1983-05-16 JP JP8533383A patent/JPS59210674A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275459A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 電界効果トランジスタ |
| US20140001564A1 (en) * | 2012-06-27 | 2014-01-02 | Tae-Joong Song | Semiconductor integrated circuit, method of designing the same, and method of fabricating the same |
| US9026975B2 (en) * | 2012-06-27 | 2015-05-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit, method of designing the same, and method of fabricating the same |
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