JP2926969B2 - Ｍｉｓ型電界効果トランジスタを有する半導体装置 - Google Patents
Ｍｉｓ型電界効果トランジスタを有する半導体装置Info
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- JP2926969B2 JP2926969B2 JP2302867A JP30286790A JP2926969B2 JP 2926969 B2 JP2926969 B2 JP 2926969B2 JP 2302867 A JP2302867 A JP 2302867A JP 30286790 A JP30286790 A JP 30286790A JP 2926969 B2 JP2926969 B2 JP 2926969B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS型電界効果トランジスタを有する半導
体装置に関し、特に、微細化された素子の静電破壊を防
止する構造に関するものである。
体装置に関し、特に、微細化された素子の静電破壊を防
止する構造に関するものである。
現在、MIS（Metal Insulator Semiconductor）型電界
効果トランジスタは、多くの半導体集積回路に用いられ
ているが、半導体装置の高集積化に伴ってMIS型電界効
果トランジスタの微細化が要求されており、この微細化
に対応するために様々な工夫がなされている。
効果トランジスタは、多くの半導体集積回路に用いられ
ているが、半導体装置の高集積化に伴ってMIS型電界効
果トランジスタの微細化が要求されており、この微細化
に対応するために様々な工夫がなされている。
第14図には、従来のMIS型電界効果トランジスタの平
面図を示す。ここで、シリコン基板の表面側にｐ型の島
領域１が形成され、この上にゲート絶縁膜（図示せず）
を介してポリシリコンからなるゲート電極２が形成さ
れ、このゲート電極２をマスクとして、セルフアライン
により領域３にドナー不純物が拡散され、ソース領域４
及びドレイン領域５が形成されている。このソース領域
４の上部を覆う絶縁膜（図示せず）の上には、ソース電
極６が形成されており、ソース領域４とソース電極６
は、コンタクト孔4a,4b・・・を通して互いに導電接触
している。また、ドレイン領域５は、コンタクト孔5a,5
b・・・を通してドレイン電極７に導電接触しており、
以上の構造によってMISFETが形成される。なお、このMI
SFETの周囲には、コンタクト孔8a,8b・・・を通してソ
ース電極６に導電接触するp+型のガードリング８が形成
されている。またこのMISFETにおいては、素子の微細化
を達成するためにコンタクト孔のサイズも小さくなって
おり、これに伴うコンタクト抵抗の増加を抑えるため
に、多数のコンタクト孔を等間隔に配列するようにして
いる。
面図を示す。ここで、シリコン基板の表面側にｐ型の島
領域１が形成され、この上にゲート絶縁膜（図示せず）
を介してポリシリコンからなるゲート電極２が形成さ
れ、このゲート電極２をマスクとして、セルフアライン
により領域３にドナー不純物が拡散され、ソース領域４
及びドレイン領域５が形成されている。このソース領域
４の上部を覆う絶縁膜（図示せず）の上には、ソース電
極６が形成されており、ソース領域４とソース電極６
は、コンタクト孔4a,4b・・・を通して互いに導電接触
している。また、ドレイン領域５は、コンタクト孔5a,5
b・・・を通してドレイン電極７に導電接触しており、
以上の構造によってMISFETが形成される。なお、このMI
SFETの周囲には、コンタクト孔8a,8b・・・を通してソ
ース電極６に導電接触するp+型のガードリング８が形成
されている。またこのMISFETにおいては、素子の微細化
を達成するためにコンタクト孔のサイズも小さくなって
おり、これに伴うコンタクト抵抗の増加を抑えるため
に、多数のコンタクト孔を等間隔に配列するようにして
いる。
更に、従来、上記のMISFETのドレイン耐圧を向上させ
るために、LDD（Lightly Doped Drain）構造、又はGDD
（Graded Drain and Source Diffusion）構造と呼ばれ
るものがあり、第15図には、そのチャネル長方向の断面
図を示し、第16図には、そのドレイン領域におけるチャ
ネル幅方向の断面図を示す。このMISFETでは、低濃度ド
レイン領域50の内部に高濃度ドレイン領域51が形成され
ており、ゲート電極側には低濃度ドレイン領域50が存在
することからこの部分の空乏層の伸びが大きくなり、ド
レイン端の電界が緩和されて、耐圧特性が向上する。
るために、LDD（Lightly Doped Drain）構造、又はGDD
（Graded Drain and Source Diffusion）構造と呼ばれ
るものがあり、第15図には、そのチャネル長方向の断面
図を示し、第16図には、そのドレイン領域におけるチャ
ネル幅方向の断面図を示す。このMISFETでは、低濃度ド
レイン領域50の内部に高濃度ドレイン領域51が形成され
ており、ゲート電極側には低濃度ドレイン領域50が存在
することからこの部分の空乏層の伸びが大きくなり、ド
レイン端の電界が緩和されて、耐圧特性が向上する。
しかしながら、上記従来のMIS型電界効果トランジス
タには、以下の問題点がある。
タには、以下の問題点がある。
すなわち、素子全体の寸法の微細化に伴ってドレイン
拡散の深さ、ゲート酸化膜の厚さ及び実効チャネル幅の
寸法がそれぞれ縮小された形で形成されるので、静電気
によって発生する電流密度が相対的に大きくなり、素子
の静電破壊耐量が低下する。特に、ドレイン領域５の拡
散深さが領域表面積の減少に伴って浅くなるので、ドレ
イン領域５と基板１間に寄生する等価ダイオードの順方
向の静電破壊及びサージ破壊に対する耐量が低下する。
すなわち、ドレイン部の等価回路としては、第10図に示
すように、MIS型電界効果トランジスタのソースとドレ
イン間に、ドレイン抵抗RD−ia,RD−ib,RD−ic,RD−i
d、ダイオードＤ−ia,D−ib,D−ic,D−idと、基板抵抗R
S−ia,RS−ib,RS−ic,RS−id（ｉ＝１〜Ｎ）とが直列に
接続された回路がドレイン領域表面上の±XY方向に並列
に配列されていると考えられるため、第14図に示すドレ
イン領域のチャネル幅方向の端部21（第10図において、
例えば、ｉ＝Ｎ）においてはその境界面の曲率が原因と
なって静電気に基づく電流が集中し、ここから静電破壊
が発生し易くなるのであるが、上記のように、素子の微
細化に基づいてドレイン領域５の拡散深さが浅くなるに
従ってドレイン領域５の境界面の曲率が大きくなり、こ
の結果、その湾曲部における電流集中の度合いが増すの
である。
拡散の深さ、ゲート酸化膜の厚さ及び実効チャネル幅の
寸法がそれぞれ縮小された形で形成されるので、静電気
によって発生する電流密度が相対的に大きくなり、素子
の静電破壊耐量が低下する。特に、ドレイン領域５の拡
散深さが領域表面積の減少に伴って浅くなるので、ドレ
イン領域５と基板１間に寄生する等価ダイオードの順方
向の静電破壊及びサージ破壊に対する耐量が低下する。
すなわち、ドレイン部の等価回路としては、第10図に示
すように、MIS型電界効果トランジスタのソースとドレ
イン間に、ドレイン抵抗RD−ia,RD−ib,RD−ic,RD−i
d、ダイオードＤ−ia,D−ib,D−ic,D−idと、基板抵抗R
S−ia,RS−ib,RS−ic,RS−id（ｉ＝１〜Ｎ）とが直列に
接続された回路がドレイン領域表面上の±XY方向に並列
に配列されていると考えられるため、第14図に示すドレ
イン領域のチャネル幅方向の端部21（第10図において、
例えば、ｉ＝Ｎ）においてはその境界面の曲率が原因と
なって静電気に基づく電流が集中し、ここから静電破壊
が発生し易くなるのであるが、上記のように、素子の微
細化に基づいてドレイン領域５の拡散深さが浅くなるに
従ってドレイン領域５の境界面の曲率が大きくなり、こ
の結果、その湾曲部における電流集中の度合いが増すの
である。
一方、素子の静電破壊耐量を高めるためには、ドレイ
ン拡散を深くし、面積を大きくするか、又は出力保護ダ
イオードを作り込む等の必要があるが、これらは全て素
子の占有面積を増加させることに繋がるので、半導体装
置の集積化の要請には反する結果となる。
ン拡散を深くし、面積を大きくするか、又は出力保護ダ
イオードを作り込む等の必要があるが、これらは全て素
子の占有面積を増加させることに繋がるので、半導体装
置の集積化の要請には反する結果となる。
また、上記高耐圧型のドレイン構造が採用される場合
には、ゲート電極２側に低濃度ドレイン領域50が高濃度
ドレイン領域51よりも所定量だけ張り出して形成されて
いることとなる一方で、ドレイン領域５のチャネル幅方
向の低濃度ドレイン領域50の端部は高濃度ドレイン領域
51の端部に比較的接近して形成されており、しかも、こ
の端部には、高濃度のガードリング８が対向しているこ
ともあって、そのドレイン領域５のチャネル幅方向の端
部には通常構造のドレイン領域５よりも静電気に基づく
電流が集中し易く、このため素子の静電破壊耐量が更に
低下するという問題点もあった。
には、ゲート電極２側に低濃度ドレイン領域50が高濃度
ドレイン領域51よりも所定量だけ張り出して形成されて
いることとなる一方で、ドレイン領域５のチャネル幅方
向の低濃度ドレイン領域50の端部は高濃度ドレイン領域
51の端部に比較的接近して形成されており、しかも、こ
の端部には、高濃度のガードリング８が対向しているこ
ともあって、そのドレイン領域５のチャネル幅方向の端
部には通常構造のドレイン領域５よりも静電気に基づく
電流が集中し易く、このため素子の静電破壊耐量が更に
低下するという問題点もあった。
そこで、本発明は上記問題点を解決するものであり、
その課題は、MIS型電界効果トランジスタの平面パター
ンのみを変えることにより、静電気に基づく電流の集中
を回避し、素子の占有面積を増加させることなく、素子
の静電破壊耐量を高めることができる半導体微細化技術
に適したMIS型電界効果トランジスタを有する半導体装
置を提供することにある。
その課題は、MIS型電界効果トランジスタの平面パター
ンのみを変えることにより、静電気に基づく電流の集中
を回避し、素子の占有面積を増加させることなく、素子
の静電破壊耐量を高めることができる半導体微細化技術
に適したMIS型電界効果トランジスタを有する半導体装
置を提供することにある。
上記問題点を解決するために、本発明は、ゲート電極
下に形成された第１導電型のチャネル領域の両側に第２
導電型の第１領域及び第２領域が形成され、第１領域に
は複数の第１電極、第２領域には複数の第２電極に対し
て導電接触する電極接触面を備えているMIS型電界効果
トランジスタを有する半導体装置において、 第１領域の周囲をチャネル領域が全周に亘ってほぼ等
しい幅で包囲し、チャネル領域の周囲を第２領域が包囲
した平面パターンを有しており、この平面パターンにお
いては、第１電極の電極接触面からチャネル領域との境
界までの最短距離及び第２電極の電極接触面からチャネ
ル領域との境界までの最短距離がそれぞれ全周に亘って
ほぼ等しく形成されており、複数の第２電極は第２領域
上に略同じ間隔で列設されており、ここに、第１領域又
は第２領域の少なくとも一方を、第１電極と導電接触す
る高濃度領域とこの高濃度領域のチャネル領域側に形成
された低濃度領域とを有するものとし、その低濃度領域
の幅を全周に亘ってほぼ等しく形成したことを特徴とす
る。この場合において、低濃度領域の表面キャリア濃度
を、５×1018atoms・cm-2以下とすることが望ましい。
下に形成された第１導電型のチャネル領域の両側に第２
導電型の第１領域及び第２領域が形成され、第１領域に
は複数の第１電極、第２領域には複数の第２電極に対し
て導電接触する電極接触面を備えているMIS型電界効果
トランジスタを有する半導体装置において、 第１領域の周囲をチャネル領域が全周に亘ってほぼ等
しい幅で包囲し、チャネル領域の周囲を第２領域が包囲
した平面パターンを有しており、この平面パターンにお
いては、第１電極の電極接触面からチャネル領域との境
界までの最短距離及び第２電極の電極接触面からチャネ
ル領域との境界までの最短距離がそれぞれ全周に亘って
ほぼ等しく形成されており、複数の第２電極は第２領域
上に略同じ間隔で列設されており、ここに、第１領域又
は第２領域の少なくとも一方を、第１電極と導電接触す
る高濃度領域とこの高濃度領域のチャネル領域側に形成
された低濃度領域とを有するものとし、その低濃度領域
の幅を全周に亘ってほぼ等しく形成したことを特徴とす
る。この場合において、低濃度領域の表面キャリア濃度
を、５×1018atoms・cm-2以下とすることが望ましい。
本発明によれば、第１領域を中心としてチャネル領域
が全周に亘ってほぼ同一幅で取り囲み、第１電極の電極
接触面から第２電極の電極接触面までの最短距離が全周
に亘ってほぼ均一に形成されるので、全方向の内部抵抗
が均一になり、静電気に基づく電流が全周に均一に分散
される。したがって、従来のような電流の集中が抑制さ
れるので、静電破壊耐量が向上する。
が全周に亘ってほぼ同一幅で取り囲み、第１電極の電極
接触面から第２電極の電極接触面までの最短距離が全周
に亘ってほぼ均一に形成されるので、全方向の内部抵抗
が均一になり、静電気に基づく電流が全周に均一に分散
される。したがって、従来のような電流の集中が抑制さ
れるので、静電破壊耐量が向上する。
微細化プロセスにおいて電流集中による静電破壊耐量
の問題が特に顕在化するところであるが、本発明におい
ては、複数の第２電極を第２領域上に略同じ間隔で列設
することにより、微細化プロセスにより各コンタクト孔
を高精度で形成し、各電極接触面の縁を揃えることがで
きる。それ故、各第２電極の電極接触面とチャネル領域
との境界までの最短距離を等しくできる。このため、各
電極での導電接触度も均一になり、電流がより一層均一
に分散されることになるので、静電破壊耐量が向上す
る。
の問題が特に顕在化するところであるが、本発明におい
ては、複数の第２電極を第２領域上に略同じ間隔で列設
することにより、微細化プロセスにより各コンタクト孔
を高精度で形成し、各電極接触面の縁を揃えることがで
きる。それ故、各第２電極の電極接触面とチャネル領域
との境界までの最短距離を等しくできる。このため、各
電極での導電接触度も均一になり、電流がより一層均一
に分散されることになるので、静電破壊耐量が向上す
る。
特に、第１領域又は第２領域の少なくとも何れか一方
のチャネル領域側に、低濃度領域を形成し、第１電極又
は第２電極に導電接触する高濃度領域を形成して成るた
め、素子耐圧を高めることができるものの一般に静電破
壊耐量が低下するものであるが、その低濃度領域の幅を
一定にすることによって、通常構造のMISFETとほぼ同様
のレベルにまで静電破壊耐量を回復させることができ
る。
のチャネル領域側に、低濃度領域を形成し、第１電極又
は第２電極に導電接触する高濃度領域を形成して成るた
め、素子耐圧を高めることができるものの一般に静電破
壊耐量が低下するものであるが、その低濃度領域の幅を
一定にすることによって、通常構造のMISFETとほぼ同様
のレベルにまで静電破壊耐量を回復させることができ
る。
そして、低濃度領域の表面キャリア濃度が５×1018at
oms・cm-2以下である場合には、その効果が著しい。
oms・cm-2以下である場合には、その効果が著しい。
次に、本発明の実施例を説明する前に参考例を説明す
る。
る。
（参考例） 第１図には、半導体装置内に形成されたMISFETの第１
参考例の平面図を、第２図及び第３図には、第１図のａ
−ｂ線及びｃ−ｄ線に沿って切断した状態を示す切断矢
視図を示す。このMISFETにおいては、シリコン基板（図
示せず）の表面側に形成された表面濃度２×1016atoms
・cm-2のｐ型の島領域１上に厚さ250Åのゲート絶縁膜
（図示せず）を介して厚さ5000Åのポリシリコンからな
るゲート電極２が形成され、この上から、周囲が膜厚１
μｍのフィールド酸化膜10で包囲された領域３に、例え
ば、ゲート電極２をマスクとしたセルフアラインでAs等
のイオンを注入して、深さ0.2μｍ、表面濃度1020atoms
・cm-2のソース領域４及びドレイン領域５が形成されて
いる。更にこれらの上に層間絶縁膜（図示せず）が全面
に形成され、この絶縁膜のソース領域４及びドレイン領
域５上に形成された開口部上に、ソース電極６及びドレ
イン電極７がAlの蒸着等により形成されている。
参考例の平面図を、第２図及び第３図には、第１図のａ
−ｂ線及びｃ−ｄ線に沿って切断した状態を示す切断矢
視図を示す。このMISFETにおいては、シリコン基板（図
示せず）の表面側に形成された表面濃度２×1016atoms
・cm-2のｐ型の島領域１上に厚さ250Åのゲート絶縁膜
（図示せず）を介して厚さ5000Åのポリシリコンからな
るゲート電極２が形成され、この上から、周囲が膜厚１
μｍのフィールド酸化膜10で包囲された領域３に、例え
ば、ゲート電極２をマスクとしたセルフアラインでAs等
のイオンを注入して、深さ0.2μｍ、表面濃度1020atoms
・cm-2のソース領域４及びドレイン領域５が形成されて
いる。更にこれらの上に層間絶縁膜（図示せず）が全面
に形成され、この絶縁膜のソース領域４及びドレイン領
域５上に形成された開口部上に、ソース電極６及びドレ
イン電極７がAlの蒸着等により形成されている。
なお、これらの周囲には、コンタクト孔8a,8b,8c・・
・を通してソース電極６に導電接触した深さ0.3μｍ、
表面濃度1020atoms・cm-2のp+型のガードリング８がシ
リコン基板１の表面側に形成されている。
・を通してソース電極６に導電接触した深さ0.3μｍ、
表面濃度1020atoms・cm-2のp+型のガードリング８がシ
リコン基板１の表面側に形成されている。
ここで、ドレイン領域５とドレイン電極７との接触面
のチャネル側の端辺と、ドレイン領域５のチャネル側の
端辺との間の間隔はα、チャネル幅方向のそれらの端辺
の間隔はβ、となるように形成されている。この場合、
ドレイン領域５のコンタクト孔5a,5b,5c,5dは、それぞ
れ、β／α＝0.5〜2.0の範囲内で配置を変えてMISFETを
作製したが、本参考例では、素子の占有面積を増加させ
ることなく、簡単にβ／αの比を変えるために、αを２
μｍで一定とし、βを１〜４μｍとなるように設定し
た。
のチャネル側の端辺と、ドレイン領域５のチャネル側の
端辺との間の間隔はα、チャネル幅方向のそれらの端辺
の間隔はβ、となるように形成されている。この場合、
ドレイン領域５のコンタクト孔5a,5b,5c,5dは、それぞ
れ、β／α＝0.5〜2.0の範囲内で配置を変えてMISFETを
作製したが、本参考例では、素子の占有面積を増加させ
ることなく、簡単にβ／αの比を変えるために、αを２
μｍで一定とし、βを１〜４μｍとなるように設定し
た。
このような平面配置を有するMOSFETの静電破壊耐量の
前記β／αの比に対する依存性を第11図に示す。ここ
で、通常、β／αの値を2.0程度にすると、β／αの値
が１である場合に較べて２倍近い静電破壊耐量に、ま
た、β／αの値が0.5の場合に対しては５倍以上の静電
破壊耐量となる。この静電破壊耐量の向上は、MOSFETの
ドレイン領域５の深さや面積を増加させることなく、コ
ンタクト孔5a,5b,5c,5dの配置等を変えることのみによ
っても実現することができる。
前記β／αの比に対する依存性を第11図に示す。ここ
で、通常、β／αの値を2.0程度にすると、β／αの値
が１である場合に較べて２倍近い静電破壊耐量に、ま
た、β／αの値が0.5の場合に対しては５倍以上の静電
破壊耐量となる。この静電破壊耐量の向上は、MOSFETの
ドレイン領域５の深さや面積を増加させることなく、コ
ンタクト孔5a,5b,5c,5dの配置等を変えることのみによ
っても実現することができる。
第１参考例では、特に、ドレイン領域５のチャネル幅
方向の端辺がソース電位の付与されたガードリング８に
対向しているので、その端辺部分の電流集中を防止する
ことによって上記の顕著な効果が得られているものと考
えられる。
方向の端辺がソース電位の付与されたガードリング８に
対向しているので、その端辺部分の電流集中を防止する
ことによって上記の顕著な効果が得られているものと考
えられる。
β／αの値は、第１参考例のMOSFET以外にも、様々な
平面パターンを有するMOSFETにも適用することができ
る。
平面パターンを有するMOSFETにも適用することができ
る。
第４図には第２参考例の平面図を示し、第５図には第
４図に示すａ−ｂ線に沿って切断した状態を示す切断矢
視図である。第２参考例の基本的な製造工程及び構造は
第１参考例に準ずるものであるが、この場合、第４図及
び第５図に示すように、シリコン基板（図示せず）のｐ
型の島領域１の表面側に、中心にドレイン領域５が形成
され、この周囲を完全に取り囲むように、均一幅のゲー
ト電極２が形成され、更に、そのゲート電極２の外側に
これを取り囲むように形成されたソース領域４が配置さ
れた環状構造となっている。なお、ソース領域４の周囲
には、素子のラッチアップを阻止するためにp+型のガー
ドリング８が形成され、これらの表面上において、ソー
ス領域４には、絶縁膜に形成されたコンタクト孔4a,4b,
・・・を通して導電接触するソース電極６が形成され、
ドレイン領域５上には同絶縁膜に形成されたコンタクト
孔5a,5b,・・・を通して導電接触するドレイン電極７が
形成されている。
４図に示すａ−ｂ線に沿って切断した状態を示す切断矢
視図である。第２参考例の基本的な製造工程及び構造は
第１参考例に準ずるものであるが、この場合、第４図及
び第５図に示すように、シリコン基板（図示せず）のｐ
型の島領域１の表面側に、中心にドレイン領域５が形成
され、この周囲を完全に取り囲むように、均一幅のゲー
ト電極２が形成され、更に、そのゲート電極２の外側に
これを取り囲むように形成されたソース領域４が配置さ
れた環状構造となっている。なお、ソース領域４の周囲
には、素子のラッチアップを阻止するためにp+型のガー
ドリング８が形成され、これらの表面上において、ソー
ス領域４には、絶縁膜に形成されたコンタクト孔4a,4b,
・・・を通して導電接触するソース電極６が形成され、
ドレイン領域５上には同絶縁膜に形成されたコンタクト
孔5a,5b,・・・を通して導電接触するドレイン電極７が
形成されている。
ここに、コンタクト孔5a,5b,・・・からドレイン領域
５の端部までの距離は10μｍ、ゲート電極の幅は４μ
ｍ、ソース領域４の幅は５μｍとなっており、それらは
全周に亘って均一に形成されている。
５の端部までの距離は10μｍ、ゲート電極の幅は４μ
ｍ、ソース領域４の幅は５μｍとなっており、それらは
全周に亘って均一に形成されている。
第２参考例では、ドレイン電極７がドレイン領域５と
導電接触する部分たるコンタクト孔5a,5b,・・・の位置
が、ドレイン領域５の中央部にドレイン端との距離がほ
ぼ均一となるように配列されており、また、複数のソー
ス電極６がソース領域４と導電接触する部分たるコンタ
クト孔4a,4b,・・・の位置が、ソース領域４の中央部に
縦列している。したがって、ドレイン電極７からソース
電極６までの最短距離は、環状構造の全ての周囲上にお
いてほぼ均一になっているので、第10図に示すような等
価回路を考えた場合、静電気により発生する電流の平面
分布も均一になり、平面上における電流集中を防止する
ことができる。
導電接触する部分たるコンタクト孔5a,5b,・・・の位置
が、ドレイン領域５の中央部にドレイン端との距離がほ
ぼ均一となるように配列されており、また、複数のソー
ス電極６がソース領域４と導電接触する部分たるコンタ
クト孔4a,4b,・・・の位置が、ソース領域４の中央部に
縦列している。したがって、ドレイン電極７からソース
電極６までの最短距離は、環状構造の全ての周囲上にお
いてほぼ均一になっているので、第10図に示すような等
価回路を考えた場合、静電気により発生する電流の平面
分布も均一になり、平面上における電流集中を防止する
ことができる。
特に、複数のソース電極６がソース領域４上に略同じ
間隔で列設されていることから、複数のコンタクト孔4
a,4b,・・・を離散的に形成すれば良く、微細化プロセ
ス上での開孔精度が良好となる。このため、各ソース領
域４での導電接触度も均一になり、電流がより一層均一
に分散されることになるので、静電破壊耐量が向上す
る。この結果、第12図に示すように、素子の静電破壊耐
量は従来の約1.5倍となった。しかも、この参考例では
ドレイン領域５、ゲート電極２、ソース領域４及びガー
ドリング８が環状に配置されることによって、素子の占
有面積が縮小されるという効果をも持ち、逆に言えば、
同一面積上には従来よりも大きな電流容量を持つ素子を
形成することができる。
間隔で列設されていることから、複数のコンタクト孔4
a,4b,・・・を離散的に形成すれば良く、微細化プロセ
ス上での開孔精度が良好となる。このため、各ソース領
域４での導電接触度も均一になり、電流がより一層均一
に分散されることになるので、静電破壊耐量が向上す
る。この結果、第12図に示すように、素子の静電破壊耐
量は従来の約1.5倍となった。しかも、この参考例では
ドレイン領域５、ゲート電極２、ソース領域４及びガー
ドリング８が環状に配置されることによって、素子の占
有面積が縮小されるという効果をも持ち、逆に言えば、
同一面積上には従来よりも大きな電流容量を持つ素子を
形成することができる。
第２参考例においては、ソース領域４の周囲にガード
リング８を設けているが、単一で素子間分離された素子
を形成する場合には、このガードリング８は不要とな
る。また、この場合、ソース領域４とドレイン領域５の
位置関係を逆にして、ソース領域４を中心とする環状構
造を形成することも可能である。
リング８を設けているが、単一で素子間分離された素子
を形成する場合には、このガードリング８は不要とな
る。また、この場合、ソース領域４とドレイン領域５の
位置関係を逆にして、ソース領域４を中心とする環状構
造を形成することも可能である。
更に、ドレイン領域５及びソース領域４の平面構造自
体は対称性のある構造に限られるものではなく、最低
限、ドレイン電極５の接触面からドレイン端までの距離
及びソース電極４の接触面からチャネル領域との境界部
までの距離がそれぞれ全周に亘ってほぼ均一に形成され
ていれば上記の効果を発揮することができる。したがっ
て、これらの領域形状にとらわれず、電極接触面、すな
わちコンタクト孔の配置のみを調整することによって静
電破壊耐量を向上させることも可能である。
体は対称性のある構造に限られるものではなく、最低
限、ドレイン電極５の接触面からドレイン端までの距離
及びソース電極４の接触面からチャネル領域との境界部
までの距離がそれぞれ全周に亘ってほぼ均一に形成され
ていれば上記の効果を発揮することができる。したがっ
て、これらの領域形状にとらわれず、電極接触面、すな
わちコンタクト孔の配置のみを調整することによって静
電破壊耐量を向上させることも可能である。
（実施例） 次に、本発明の実施例を説明する。本実施例は、第６
図に示す平面構造を有するものであって、第２参考例と
同一構造のゲート電極２、ソース領域４及びガードリン
グ８が形成されているが、素子の耐圧向上を期すため
に、ドレイン領域５は、ドレイン電極５に導電接触する
高濃度ドレイン領域51と、その周囲のゲート電極２側に
均一な幅を以て形成された低濃度ドレイン領域50とから
構成されている。
図に示す平面構造を有するものであって、第２参考例と
同一構造のゲート電極２、ソース領域４及びガードリン
グ８が形成されているが、素子の耐圧向上を期すため
に、ドレイン領域５は、ドレイン電極５に導電接触する
高濃度ドレイン領域51と、その周囲のゲート電極２側に
均一な幅を以て形成された低濃度ドレイン領域50とから
構成されている。
この構造の形成は、先ず、ゲート電極２を形成した
後、第７図に示すように、このゲート電極２及びレジス
ト10をマスクとしてセルフアラインで２×1013atoms・c
m-2程度のドーズ量でＰ（リン）をイオン注入し、熱処
理工程を経て深さ1.0μｍ、表面濃度２×1017atoms・cm
-2の低濃度ドレイン領域50を形成する。次に、第８図に
示すように、ドレイン部分にレジスト11を、ソース部に
レジスト12を形成して、電極とのオーミック接触を得る
に充分な高キャリア濃度となるようにAs（砒素）をイオ
ン注入して、ソース領域４とともにゲート電極２から所
定幅オフセットさせた状態で高濃度ドレイン領域51を形
成し、第９図に示すように、ガードリング８を形成した
後、最後にソース領域４上にソース電極６及び高濃度ド
レイン領域51上にドレイン電極７をそれぞれ形成する。
後、第７図に示すように、このゲート電極２及びレジス
ト10をマスクとしてセルフアラインで２×1013atoms・c
m-2程度のドーズ量でＰ（リン）をイオン注入し、熱処
理工程を経て深さ1.0μｍ、表面濃度２×1017atoms・cm
-2の低濃度ドレイン領域50を形成する。次に、第８図に
示すように、ドレイン部分にレジスト11を、ソース部に
レジスト12を形成して、電極とのオーミック接触を得る
に充分な高キャリア濃度となるようにAs（砒素）をイオ
ン注入して、ソース領域４とともにゲート電極２から所
定幅オフセットさせた状態で高濃度ドレイン領域51を形
成し、第９図に示すように、ガードリング８を形成した
後、最後にソース領域４上にソース電極６及び高濃度ド
レイン領域51上にドレイン電極７をそれぞれ形成する。
この実施例では、所謂LDD構造を採用することによっ
て素子の耐圧を向上させているが、ドレイン接合が島領
域と低濃度ドレイン領域51との界面によって形成される
ので、一般に通常構造の素子よりも静電破壊耐量が低下
する。しかし、本実施例によれば、その耐量低下を殆ど
第２参考例と同様のレベルまで回復させることができ
る。この実施例と同一構造のMISFETにおいて、その低濃
度ドレイン領域50の表面濃度を変化させて形成し、その
静電破壊耐量を測定した結果を第13図に示す。ここで、
従来例では低濃度ドレイン領域50の表面濃度が５×1018
atoms・cm-2である付近を境として急激に静電破壊耐量
が変化しているのに対し、本実施例では静電破壊耐量の
変化は比較的緩やかであって、結局、５×1018atoms・c
m-2以下の部分では、特に静電破壊耐量の改善が著しい
ことがわかる。この表面濃度５×1018atoms・cm-2以下
という数値は、実際にLDD構造を形成する場合にその耐
圧を顕著に向上させるために必要な値であり、本実施例
は実用上極めて有用である。
て素子の耐圧を向上させているが、ドレイン接合が島領
域と低濃度ドレイン領域51との界面によって形成される
ので、一般に通常構造の素子よりも静電破壊耐量が低下
する。しかし、本実施例によれば、その耐量低下を殆ど
第２参考例と同様のレベルまで回復させることができ
る。この実施例と同一構造のMISFETにおいて、その低濃
度ドレイン領域50の表面濃度を変化させて形成し、その
静電破壊耐量を測定した結果を第13図に示す。ここで、
従来例では低濃度ドレイン領域50の表面濃度が５×1018
atoms・cm-2である付近を境として急激に静電破壊耐量
が変化しているのに対し、本実施例では静電破壊耐量の
変化は比較的緩やかであって、結局、５×1018atoms・c
m-2以下の部分では、特に静電破壊耐量の改善が著しい
ことがわかる。この表面濃度５×1018atoms・cm-2以下
という数値は、実際にLDD構造を形成する場合にその耐
圧を顕著に向上させるために必要な値であり、本実施例
は実用上極めて有用である。
本発明によれば、第１領域を中心としてチャネル領域
が全周に亘ってほぼ同一幅で取り囲み、第１電極の電極
接触面から第２電極の電極接触面までの最短距離が全周
に亘ってほぼ均一に形成されるので、全方向の内部抵抗
が均一になり、静電気に基づく電流が全周に均一に分散
される。したがって、従来のような電流の集中が抑制さ
れるので、静電破壊耐量が向上する。複数の第２電極を
第２領域上に略同じ間隔で列設することにより、微細化
プロセスにより各コンタクト孔を高精度で形成し、各電
極接触面の縁を揃えることができる。それ故、各第２電
極の電極接触面とチャネル領域との境界までの最短距離
を等しくできる。このため、各電極での導電接触度も均
一になり、電流がより一層均一に分散されることになる
ので、静電破壊耐量が向上する。
が全周に亘ってほぼ同一幅で取り囲み、第１電極の電極
接触面から第２電極の電極接触面までの最短距離が全周
に亘ってほぼ均一に形成されるので、全方向の内部抵抗
が均一になり、静電気に基づく電流が全周に均一に分散
される。したがって、従来のような電流の集中が抑制さ
れるので、静電破壊耐量が向上する。複数の第２電極を
第２領域上に略同じ間隔で列設することにより、微細化
プロセスにより各コンタクト孔を高精度で形成し、各電
極接触面の縁を揃えることができる。それ故、各第２電
極の電極接触面とチャネル領域との境界までの最短距離
を等しくできる。このため、各電極での導電接触度も均
一になり、電流がより一層均一に分散されることになる
ので、静電破壊耐量が向上する。
特に、第１領域又は第２領域の少なくとも何れか一方
のチャネル領域側に、低濃度領域を形成し、第１電極又
は第２電極に導電接触する高濃度領域を形成して成るた
め、素子耐圧を高めることができるものの一般に静電破
壊耐量が低下するものであるが、その低濃度領域の幅を
一定にすることによって、通常構造のMISFETとほぼ同様
のレベルにまで静電破壊耐量を回復させることができ
る。
のチャネル領域側に、低濃度領域を形成し、第１電極又
は第２電極に導電接触する高濃度領域を形成して成るた
め、素子耐圧を高めることができるものの一般に静電破
壊耐量が低下するものであるが、その低濃度領域の幅を
一定にすることによって、通常構造のMISFETとほぼ同様
のレベルにまで静電破壊耐量を回復させることができ
る。
そして、低濃度領域の表面キャリア濃度が５×1018at
oms・cm-2以下である場合には、その効果が著しい。
oms・cm-2以下である場合には、その効果が著しい。
第１図は本発明の第１参考例のMISFETの構造を示す平面
図である。 第２図は第１図のａ−ｂ線に沿って切断した状態を示す
切断矢視図である。 第３図は第１図のｃ−ｄ線に沿って切断した状態を示す
切断矢視図である。 第４図は本発明の第２参考例のMISFETの構造を示す平面
図である。 第５図は第４図のａ−ｂ線に沿って切断した状態を示す
切断矢視図である。 第６図は本発明の実施例のMISFETの構造を示す平面図で
ある。 第７図乃至第９図は第６図のｃ−ｄ線に沿って切断した
部分の工程断面図である。 第10図は従来のMISFETにおけるドレイン部の等価回路図
である。 第11図は第１参考例の静電破壊耐量とβ／αの値との関
係を示すグラフ図である。 第12図は従来例と第２参考例の静電破壊耐量を比較して
示すグラフ図である。 第13図は実施例の静電破壊耐量と低濃度ドレイン領域の
表面濃度との関係を示すグラフ図である。 第14図は従来のMISFETの構成を示す平面図である。 第15図及び第16図は従来の高耐圧型MISFETの構造を示す
縦断面図である。 〔符号の説明〕 １……島領域 ２……ゲート電極 ３……拡散領域 ４……ソース領域 4a,4b,4c,4d……コンタクト孔 ５……ドレイン領域 5a,5b,5c,5d……コンタクト孔 ６……ソース電極 ７……ドレイン電極 ８……ガードリング 8a,8b,8c,8d……コンタクト孔 50……低濃度ドレイン領域 51……高濃度ドレイン領域。
図である。 第２図は第１図のａ−ｂ線に沿って切断した状態を示す
切断矢視図である。 第３図は第１図のｃ−ｄ線に沿って切断した状態を示す
切断矢視図である。 第４図は本発明の第２参考例のMISFETの構造を示す平面
図である。 第５図は第４図のａ−ｂ線に沿って切断した状態を示す
切断矢視図である。 第６図は本発明の実施例のMISFETの構造を示す平面図で
ある。 第７図乃至第９図は第６図のｃ−ｄ線に沿って切断した
部分の工程断面図である。 第10図は従来のMISFETにおけるドレイン部の等価回路図
である。 第11図は第１参考例の静電破壊耐量とβ／αの値との関
係を示すグラフ図である。 第12図は従来例と第２参考例の静電破壊耐量を比較して
示すグラフ図である。 第13図は実施例の静電破壊耐量と低濃度ドレイン領域の
表面濃度との関係を示すグラフ図である。 第14図は従来のMISFETの構成を示す平面図である。 第15図及び第16図は従来の高耐圧型MISFETの構造を示す
縦断面図である。 〔符号の説明〕 １……島領域 ２……ゲート電極 ３……拡散領域 ４……ソース領域 4a,4b,4c,4d……コンタクト孔 ５……ドレイン領域 5a,5b,5c,5d……コンタクト孔 ６……ソース電極 ７……ドレイン電極 ８……ガードリング 8a,8b,8c,8d……コンタクト孔 50……低濃度ドレイン領域 51……高濃度ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (3)
- 【請求項１】ゲート電極下に形成された第１導電型のチ
ャネル領域の両側に第２導電型の第１領域及び第２領域
が形成され、該第１領域には複数の第１電極、該第２領
域には複数の第２電極に対して導電接触する電極接触面
を備えているMIS型電界効果トランジスタを有する半導
体装置において、 前記第１領域の周囲を前記チャネル領域が全周に亘って
ほぼ等しい幅で包囲し、前記チャネル領域の周囲を前記
第２領域が包囲した平面パターンを有しており、該平面
パターンにおいては、前記第１電極の電極接触面から前
記チャネル領域との境界までの最短距離及び前記第２電
極の電極接触面から前記チャネル領域との境界までの最
短距離がそれぞれ全周に亘ってほぼ等しく形成されてお
り、前記複数の第２電極は前記第２領域上に略同じ間隔
で列設されており、前記第１領域は、前記第１電極と導
電接触する高濃度領域と該高濃度領域の前記チャネル領
域側に形成された低濃度領域とを有し、該低濃度領域の
幅は全周に亘ってほぼ等しく形成されていることを特徴
とするMIS型電界効果トランジスタを有する半導体装
置。 - 【請求項２】ゲート電極下に形成された第１導電型のチ
ャネル領域の両側に第２導電型の第１領域及び第２領域
が形成され、該第１領域には複数の第１電極、該第２領
域には複数の第２電極に対して導電接触する電極接触面
を備えているMIS型電界効果トランジスタを有する半導
体装置において、 前記第１領域の周囲を前記チャネル領域が全周に亘って
ほぼ等しい幅で包囲し、前記チャネル領域の周囲を前記
第２領域が包囲した平面パターンを有しており、該平面
パターンにおいては、前記第１電極の電極接触面から前
記チャネル領域との境界までの最短距離及び前記第２電
極の電極接触面から前記チャネル領域との境界までの最
短距離がそれぞれ全周に亘ってほぼ等しく形成されてお
り、前記複数の第２電極は前記第２領域上に略同じ間隔
で列設されており、前記第２領域は、前記第２電極と導
電接触する高濃度領域と該高濃度領域の前記チャネル領
域側に形成された低濃度領域とを有し、該低濃度領域の
幅は全周に亘ってほぼ等しく形成されていることを特徴
とするMIS型電界効果トランジスタを有する半導体装
置。 - 【請求項３】請求項第１項又は第２項に記載のMIS型電
界効果トランジスタを有する半導体装置において、前記
低濃度領域の表面キャリア濃度は、５×1018atoms・cm
-2以下であることを特徴とするMIS型電界効果トランジ
スタを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302867A JP2926969B2 (ja) | 1990-04-26 | 1990-11-08 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11302690 | 1990-04-26 | ||
| JP2-113026 | 1990-04-26 | ||
| JP2302867A JP2926969B2 (ja) | 1990-04-26 | 1990-11-08 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410474A JPH0410474A (ja) | 1992-01-14 |
| JP2926969B2 true JP2926969B2 (ja) | 1999-07-28 |
Family
ID=26452048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302867A Expired - Lifetime JP2926969B2 (ja) | 1990-04-26 | 1990-11-08 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926969B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115985A (ja) * | 1994-10-17 | 1996-05-07 | Nec Corp | 低雑音の半導体集積回路 |
| KR0137693B1 (ko) * | 1994-12-31 | 1998-06-15 | 김주용 | 셀프 부스트랩 장치 |
| JPH09102609A (ja) * | 1995-08-03 | 1997-04-15 | Seiko Instr Inc | 半導体装置 |
| JP4995364B2 (ja) * | 1999-03-25 | 2012-08-08 | セイコーインスツル株式会社 | 半導体集積回路装置 |
| JP5370136B2 (ja) * | 2009-12-25 | 2013-12-18 | ミツミ電機株式会社 | 半導体装置 |
| JP5985282B2 (ja) * | 2012-07-12 | 2016-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348489A (en) * | 1977-09-05 | 1978-05-01 | Agency Of Ind Science & Technol | Field effect transistor |
| JPH02268467A (ja) * | 1989-04-10 | 1990-11-02 | New Japan Radio Co Ltd | 半導体集積回路 |
-
1990
- 1990-11-08 JP JP2302867A patent/JP2926969B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410474A (ja) | 1992-01-14 |
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