JPH0716005B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0716005B2 JPH0716005B2 JP63086622A JP8662288A JPH0716005B2 JP H0716005 B2 JPH0716005 B2 JP H0716005B2 JP 63086622 A JP63086622 A JP 63086622A JP 8662288 A JP8662288 A JP 8662288A JP H0716005 B2 JPH0716005 B2 JP H0716005B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は絶縁ゲート型半導体装置を有した半導体装置に
関するもので、特に金属−酸化膜−半導体電界効果トラ
ンジスタ（MOSFET）に使用されるものである。
関するもので、特に金属−酸化膜−半導体電界効果トラ
ンジスタ（MOSFET）に使用されるものである。
（従来の技術） この種の半導体装置の従来例を第４図，第５図に示す。
第４図は断面図、第５図はそのパターン平面図であり、
１はＰ形半導体基板、２はＮ形不純物領域、3,12はP+形
不純物領域、４はN+形ソース領域、５はN+形ドレイン領
域、６はゲート酸化膜、７はゲート電極、８は層間絶縁
膜、９はソース配線電極、10はドレイン配線電極、11は
ゲート配線電極である。
第４図は断面図、第５図はそのパターン平面図であり、
１はＰ形半導体基板、２はＮ形不純物領域、3,12はP+形
不純物領域、４はN+形ソース領域、５はN+形ドレイン領
域、６はゲート酸化膜、７はゲート電極、８は層間絶縁
膜、９はソース配線電極、10はドレイン配線電極、11は
ゲート配線電極である。
上記した例ではＰ型半導体基板１の一部上に符号Ｔで示
されるMOSFETとその破壊防止用ダイオードＤが形成され
ている。MOSFETはＰ型半導体基板１の一部上に形成され
たN+形不純物領域４をソースとし、N+形不純物領域５を
ドレインとし、薄いゲート酸化膜６を介してゲート電極
７が形成された構造であり、ゲート破壊防止用ダイオー
ドＤはＰ型半導体基板１の一部上に形成されたＮ形不純
物領域２と、Ｎ形不純物領域２の一部上に形成されたP+
型領域3,12とから成り、正負双方向の電圧に対して耐圧
（トランジスタＴの動作電圧より高い耐圧）を有してい
る。また、第５図に第４図の半導体装置を表面から見た
図を示すが、この第５図からわかるようにP+形不純物領
域3,12、Ｎ形不純物領域２は同心円状になっている。そ
して、MOSFETのゲート７及びソース４とダイオードのP+
形不純物領域12及び３とがそれぞれ接続されている。こ
の結果、MOSFETのゲート７とこのソース４にかかる電圧
はダイオードＤのP+形領域12と３間にかかる電圧以下に
保持され、過大な電圧がかからないようにしている。
されるMOSFETとその破壊防止用ダイオードＤが形成され
ている。MOSFETはＰ型半導体基板１の一部上に形成され
たN+形不純物領域４をソースとし、N+形不純物領域５を
ドレインとし、薄いゲート酸化膜６を介してゲート電極
７が形成された構造であり、ゲート破壊防止用ダイオー
ドＤはＰ型半導体基板１の一部上に形成されたＮ形不純
物領域２と、Ｎ形不純物領域２の一部上に形成されたP+
型領域3,12とから成り、正負双方向の電圧に対して耐圧
（トランジスタＴの動作電圧より高い耐圧）を有してい
る。また、第５図に第４図の半導体装置を表面から見た
図を示すが、この第５図からわかるようにP+形不純物領
域3,12、Ｎ形不純物領域２は同心円状になっている。そ
して、MOSFETのゲート７及びソース４とダイオードのP+
形不純物領域12及び３とがそれぞれ接続されている。こ
の結果、MOSFETのゲート７とこのソース４にかかる電圧
はダイオードＤのP+形領域12と３間にかかる電圧以下に
保持され、過大な電圧がかからないようにしている。
（発明が解決しようとする課題） MOSFETは構造上静電破壊に対して弱く、十分な破壊耐量
を持たせるためには第４図，第５図に示したように保護
ダイオードＤを取り付けることが必要となる。一方、高
周波用のMOSFETにおいてはNF（雑音指数）を小さくする
こと及び高速動作化が求められているが、このためには
入力容量の低減が必要となる。保護ダイオードＤはゲー
ト・ソース間に並列に接続されているため、保護ダイオ
ードの容量はMOSFETの入力容量に加算されることにな
り、したがって、MOSFETの入力容量の低減のためには保
護ダイオードの容量を低減することが重要となる。
を持たせるためには第４図，第５図に示したように保護
ダイオードＤを取り付けることが必要となる。一方、高
周波用のMOSFETにおいてはNF（雑音指数）を小さくする
こと及び高速動作化が求められているが、このためには
入力容量の低減が必要となる。保護ダイオードＤはゲー
ト・ソース間に並列に接続されているため、保護ダイオ
ードの容量はMOSFETの入力容量に加算されることにな
り、したがって、MOSFETの入力容量の低減のためには保
護ダイオードの容量を低減することが重要となる。
第４図，第５図に示したような従来の構造の保護ダイオ
ードにおいて容量を低減するためには、接合面積を小さ
くするか、あるいはＮ形不純物領域２の濃度を低くしな
ければならない。しかしながら、接合面積を小さくする
とダイオード自身が破壊に対して弱くなり、Ｎ形不純物
領域２の濃度を低くした場合は保護ダイオードの耐圧が
高くなり、ゲートの破壊耐圧との余裕が小さくなるとい
う問題点があった。
ードにおいて容量を低減するためには、接合面積を小さ
くするか、あるいはＮ形不純物領域２の濃度を低くしな
ければならない。しかしながら、接合面積を小さくする
とダイオード自身が破壊に対して弱くなり、Ｎ形不純物
領域２の濃度を低くした場合は保護ダイオードの耐圧が
高くなり、ゲートの破壊耐圧との余裕が小さくなるとい
う問題点があった。
本発明は、入力容量を低減することが可能であり、また
ゲートの静電破壊に対しても十分な耐量を持つ絶縁ゲー
ト型の半導体装置を提供することを目的とした。
ゲートの静電破壊に対しても十分な耐量を持つ絶縁ゲー
ト型の半導体装置を提供することを目的とした。
［発明の構成］ （課題を解決するための手段） 本発明は、第２導電型不純物層とこの第２導電型不純物
層上の第１導電型不純物層とを有してなる半導体基板
と、前記基板の第１導電型不純物層表面に第２導電型不
純物が導入されたソース，ドレイン領域が形成され、こ
れらソース，ドレイン領域間の第１導電型不純物層上に
薄い絶縁層を介してゲートとなる導電性物質層が形成さ
れた絶縁ゲート型半導体装置と、前記絶縁ゲート型半導
体装置の近傍における前記第１導電型不純物層の所定領
域を囲みかつ前記第２導電型不純物層に接触する深さを
有する第１の第２導電型不純物領域と、この所定領域の
一部表面に形成され前記第２導電型不純物層の深さより
も浅い第２の第２導電型不純物領域とで構成されるダイ
オード素子とを具備し、前記絶縁ゲート型半導体装置の
ソースと前記ダイオード素子の第１の第２導電型不純物
領域が接続され、前記絶縁ゲート型半導体装置のゲート
と前記ダイオード素子の第２の第２導電型不純物領域が
接続されていることを第１の特徴とする。
層上の第１導電型不純物層とを有してなる半導体基板
と、前記基板の第１導電型不純物層表面に第２導電型不
純物が導入されたソース，ドレイン領域が形成され、こ
れらソース，ドレイン領域間の第１導電型不純物層上に
薄い絶縁層を介してゲートとなる導電性物質層が形成さ
れた絶縁ゲート型半導体装置と、前記絶縁ゲート型半導
体装置の近傍における前記第１導電型不純物層の所定領
域を囲みかつ前記第２導電型不純物層に接触する深さを
有する第１の第２導電型不純物領域と、この所定領域の
一部表面に形成され前記第２導電型不純物層の深さより
も浅い第２の第２導電型不純物領域とで構成されるダイ
オード素子とを具備し、前記絶縁ゲート型半導体装置の
ソースと前記ダイオード素子の第１の第２導電型不純物
領域が接続され、前記絶縁ゲート型半導体装置のゲート
と前記ダイオード素子の第２の第２導電型不純物領域が
接続されていることを第１の特徴とする。
また、本発明は、第１導電型不純物層とこの第１導電型
不純物層上の第１導電型エピタキシャル層とを有してな
る半導体基板と、前記基板の第１導電型エピタキシャル
層表面に第２導電型不純物が導入されたソース，ドレイ
ン領域が形成され、これらソース，ドレイン領域間の第
１導電型不純物層上に薄い絶縁層を介してゲートとなる
導電性物質層が形成された絶縁ゲート型半導体装置と、
前記絶縁ゲート型半導体装置の近傍における前記第１導
電型不純物層とエピタキシャル層間に形成された第２導
電型の埋め込み層と、この埋め込み層上に規定される前
記第１導電型エピタキシャル層の所定領域を囲みかつ前
記埋め込み層に接触する深さを有する第１の第２導電型
不純物領域と、この所定領域の一部表面に形成され前記
埋め込み層の深さよりも浅い第２の第２導電型不純物領
域とで構成されるダイオード素子とを具備し、前記絶縁
ゲート型半導体装置のソースと前記ダイオード素子の第
１の第２導電型不純物領域が接続され、前記絶縁ゲート
型半導体装置のゲートと前記ダイオード素子の第２の第
２導電型不純物領域が接続されていることを第２の特徴
とする。
不純物層上の第１導電型エピタキシャル層とを有してな
る半導体基板と、前記基板の第１導電型エピタキシャル
層表面に第２導電型不純物が導入されたソース，ドレイ
ン領域が形成され、これらソース，ドレイン領域間の第
１導電型不純物層上に薄い絶縁層を介してゲートとなる
導電性物質層が形成された絶縁ゲート型半導体装置と、
前記絶縁ゲート型半導体装置の近傍における前記第１導
電型不純物層とエピタキシャル層間に形成された第２導
電型の埋め込み層と、この埋め込み層上に規定される前
記第１導電型エピタキシャル層の所定領域を囲みかつ前
記埋め込み層に接触する深さを有する第１の第２導電型
不純物領域と、この所定領域の一部表面に形成され前記
埋め込み層の深さよりも浅い第２の第２導電型不純物領
域とで構成されるダイオード素子とを具備し、前記絶縁
ゲート型半導体装置のソースと前記ダイオード素子の第
１の第２導電型不純物領域が接続され、前記絶縁ゲート
型半導体装置のゲートと前記ダイオード素子の第２の第
２導電型不純物領域が接続されていることを第２の特徴
とする。
即ち本発明は、前記第１導電型不純物領域と第２の第２
導電型不純物領域との接合（面積が小さい方の接合）に
逆バイアスを与えて容量小とし（PN接合においては順バ
イアスの時容量大となり、逆バイアスの時容量小とな
る）、従ってダイオード素子容量を小に保持できるよう
にしたものである（従来例においては接合J1が順バイア
スなので容量大、接合J2は逆バイアスなので容量小とな
るはずだが、接合面積が大なので従って全体の容量は大
となる）。
導電型不純物領域との接合（面積が小さい方の接合）に
逆バイアスを与えて容量小とし（PN接合においては順バ
イアスの時容量大となり、逆バイアスの時容量小とな
る）、従ってダイオード素子容量を小に保持できるよう
にしたものである（従来例においては接合J1が順バイア
スなので容量大、接合J2は逆バイアスなので容量小とな
るはずだが、接合面積が大なので従って全体の容量は大
となる）。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の断面図、第２図は同パターン平面図であ
るが、これは第４図，第５図のものと対応させた場合の
例であるから、対応個所には同一符号を付し、特徴とす
る点の説明を行なう。第１図に示したのはＮチャネルの
MOSFETの場合であり、表面から見た図は第５図の3,12を
第２図のN+型不純物領域15,16、第５図の２を第２図の
Ｐ型不純物領域14とすれば、第２図は第５図と同一とな
る。第１図に示した例はN+形不純物層13とＰ型不純物層
17の２層構造の半導体基板を用いており、Ｐ型不純物層
17の一部上に、ＮチャネルのMOSFETと保護ダイオードが
形成されている。MOSFETはN+形不純物領域4,5をそれぞ
れソース、ドレインとし、薄いゲート酸化膜６を介して
ゲート電極７を形成した構造であり、保護ダイオードは
N+形不純物領域15と、N+形不純物層13及びN+形不純物領
域15により周囲を囲まれたＰ形不純物領域14と、Ｐ形不
純物領域14の一部上に形成されたN+形不純物領域16によ
り構成されている。そしてMOSFETのゲート７及びソース
４と保護ダイオードのN+形不純物領域16,15とがそれぞ
れ接続されている。なおN+形不純物領域15,16、Ｐ形不
純物領域14は同心円状となっている。
図は同実施例の断面図、第２図は同パターン平面図であ
るが、これは第４図，第５図のものと対応させた場合の
例であるから、対応個所には同一符号を付し、特徴とす
る点の説明を行なう。第１図に示したのはＮチャネルの
MOSFETの場合であり、表面から見た図は第５図の3,12を
第２図のN+型不純物領域15,16、第５図の２を第２図の
Ｐ型不純物領域14とすれば、第２図は第５図と同一とな
る。第１図に示した例はN+形不純物層13とＰ型不純物層
17の２層構造の半導体基板を用いており、Ｐ型不純物層
17の一部上に、ＮチャネルのMOSFETと保護ダイオードが
形成されている。MOSFETはN+形不純物領域4,5をそれぞ
れソース、ドレインとし、薄いゲート酸化膜６を介して
ゲート電極７を形成した構造であり、保護ダイオードは
N+形不純物領域15と、N+形不純物層13及びN+形不純物領
域15により周囲を囲まれたＰ形不純物領域14と、Ｐ形不
純物領域14の一部上に形成されたN+形不純物領域16によ
り構成されている。そしてMOSFETのゲート７及びソース
４と保護ダイオードのN+形不純物領域16,15とがそれぞ
れ接続されている。なおN+形不純物領域15,16、Ｐ形不
純物領域14は同心円状となっている。
第１図に示した実施例では、濃度３×1018cm-3のアンチ
モンを含んだシリコン基板13に、濃度２×1015cm-3のボ
ロンを含んだエピタキシャル層17を６μｍ成長させた
後、写真蝕刻工程、拡散工程を行うことにより、N+形不
純物領域15、Ｐ形不純物領域14を形成する。このとき領
域15は例えばリンを加速電圧50kev、ドーズ量2.0×1015
cm-2にてイオン注入し、窒素雰囲気中にて1150℃、12時
間の拡散を行うことにより形成され、領域14はホウ素を
加速電圧40kev、ドーズ量８×1013cm-2にてイオン注入
し、窒素雰囲気内にて1150℃、15時間の拡散を行うこと
により形成することができる。その後、酸化工程を行
い、ゲート酸化膜６を例えば500Å形成し、ゲート電極
７としてモリブデンシリサイド（MoSi）を4000Å堆積す
る。なお、ゲート酸化膜を形成する前にMOSFETのしきい
値電圧（Vth）を制御するために適当な不純物を注入し
てもかまわない。また、第１図には示していないが、MO
SFETのソース・ドレイン間の漏れ電流を防ぐために、高
濃度のＰ形不純物領域を適当な位置に形成してもかまわ
ない。
モンを含んだシリコン基板13に、濃度２×1015cm-3のボ
ロンを含んだエピタキシャル層17を６μｍ成長させた
後、写真蝕刻工程、拡散工程を行うことにより、N+形不
純物領域15、Ｐ形不純物領域14を形成する。このとき領
域15は例えばリンを加速電圧50kev、ドーズ量2.0×1015
cm-2にてイオン注入し、窒素雰囲気中にて1150℃、12時
間の拡散を行うことにより形成され、領域14はホウ素を
加速電圧40kev、ドーズ量８×1013cm-2にてイオン注入
し、窒素雰囲気内にて1150℃、15時間の拡散を行うこと
により形成することができる。その後、酸化工程を行
い、ゲート酸化膜６を例えば500Å形成し、ゲート電極
７としてモリブデンシリサイド（MoSi）を4000Å堆積す
る。なお、ゲート酸化膜を形成する前にMOSFETのしきい
値電圧（Vth）を制御するために適当な不純物を注入し
てもかまわない。また、第１図には示していないが、MO
SFETのソース・ドレイン間の漏れ電流を防ぐために、高
濃度のＰ形不純物領域を適当な位置に形成してもかまわ
ない。
ゲート電極７を形成するための写真蝕刻工程を行った
後、N+形不純物領域4,5を形成するためにリンを加速電
圧60kevドーズ量2.0×1014cm-2にてイオン注入する。ま
た、第１図には示していないが、ソース・ドレインの配
線電極9,10とソース・ドレインN+形不純物領域4,5との
コンタクト部形成のため、ヒ素を加速電圧40kev、ドー
ズ量５×1015cm-2にて所定の位置にイオン注入する。そ
の後、層間絶縁膜８を形成するためにシリコン酸化膜を
CVD（Chemical Vaper Deposition）法により8000Åほど
堆積し、1000℃、窒素雰囲気中にて30分ほどアニールを
行う。そして層間絶縁膜８の所定の位置に配線電極との
コンタクト部を設け、アルミニウムによる配線電極9,1
0,11を形成する。
後、N+形不純物領域4,5を形成するためにリンを加速電
圧60kevドーズ量2.0×1014cm-2にてイオン注入する。ま
た、第１図には示していないが、ソース・ドレインの配
線電極9,10とソース・ドレインN+形不純物領域4,5との
コンタクト部形成のため、ヒ素を加速電圧40kev、ドー
ズ量５×1015cm-2にて所定の位置にイオン注入する。そ
の後、層間絶縁膜８を形成するためにシリコン酸化膜を
CVD（Chemical Vaper Deposition）法により8000Åほど
堆積し、1000℃、窒素雰囲気中にて30分ほどアニールを
行う。そして層間絶縁膜８の所定の位置に配線電極との
コンタクト部を設け、アルミニウムによる配線電極9,1
0,11を形成する。
保護ダイオードの容量は第１図に示すように接合J1′
（領域16と領域14の接合部）の容量と接合J2′（領域14
と領域15,13の接合部）の容量の直列接続となる。第１
図に示したようなＮチャネルのMOSFETにおいて、FETが
動作状態のときは一般にソースに対してゲートは正にバ
イアスされている。したがって、第１図の保護ダイオー
ドにおいては接合J1′は逆バイアス、接合J2′は順バイ
アスされている。同図からわかるように接合J1′は接合
J2′と比べて面積が小さく、かつ逆バイアスされている
ため、容量は極めて小さくなり、したがって、接合J1′
の容量と接合J2′の容量の直列接続である保護ダイオー
ド全体の容量も小さくなる。
（領域16と領域14の接合部）の容量と接合J2′（領域14
と領域15,13の接合部）の容量の直列接続となる。第１
図に示したようなＮチャネルのMOSFETにおいて、FETが
動作状態のときは一般にソースに対してゲートは正にバ
イアスされている。したがって、第１図の保護ダイオー
ドにおいては接合J1′は逆バイアス、接合J2′は順バイ
アスされている。同図からわかるように接合J1′は接合
J2′と比べて面積が小さく、かつ逆バイアスされている
ため、容量は極めて小さくなり、したがって、接合J1′
の容量と接合J2′の容量の直列接続である保護ダイオー
ド全体の容量も小さくなる。
一方、第４図に示した従来の保護ダイオードではＮチャ
ネルMOSFETが動作状態のとき接合J1（領域12と領域２の
接合部：接合J1′に対応）は順バイアス、接合J2（領域
３と領域２の接合部：接合J2′に対応）は逆バイアスさ
れている。第４図からわかるように接合J1の面積は接合
J2の面積より小さくなっているが、接合J1は順バイアス
されているため容量はかなり大きくなり、したがって保
護ダイオードの容量も大きくなる。
ネルMOSFETが動作状態のとき接合J1（領域12と領域２の
接合部：接合J1′に対応）は順バイアス、接合J2（領域
３と領域２の接合部：接合J2′に対応）は逆バイアスさ
れている。第４図からわかるように接合J1の面積は接合
J2の面積より小さくなっているが、接合J1は順バイアス
されているため容量はかなり大きくなり、したがって保
護ダイオードの容量も大きくなる。
一例として、接合J1′、接合J1の面積314μm2、接合J
2′、接合J2の面積707μm2領域２、領域14の不純物濃度
３×1017cm-3の場合について述べると、 本発明の保護ダイオード容量 0.323PF 従来の保護ダイオード容量 0.487PF となった。すなわち、形状、及び不純物濃度が同一なら
ば、本発明による保護ダイオード容量は従来のものと比
べて、かなり小さくすることが可能である。また保護ダ
イオード面積は従来とほとんど同じだから、破壊に対す
る問題もない。
2′、接合J2の面積707μm2領域２、領域14の不純物濃度
３×1017cm-3の場合について述べると、 本発明の保護ダイオード容量 0.323PF 従来の保護ダイオード容量 0.487PF となった。すなわち、形状、及び不純物濃度が同一なら
ば、本発明による保護ダイオード容量は従来のものと比
べて、かなり小さくすることが可能である。また保護ダ
イオード面積は従来とほとんど同じだから、破壊に対す
る問題もない。
第１図に示した半導体装置ではN+形不純物層13、Ｐ形不
純物層17より成る半導体基板を使用したが、第３図示す
ようにＰ形半導体基板18を使用し、所定の位置にN+形不
純物領域から成る埋め込み層19を形成することにより、
本発明の半導体装置を構成することも可能である。ま
た、MOSFETは２個のMOSFETを縦続接続した構造のいわゆ
るデュアルゲートMOSFETであってもかまわない。
純物層17より成る半導体基板を使用したが、第３図示す
ようにＰ形半導体基板18を使用し、所定の位置にN+形不
純物領域から成る埋め込み層19を形成することにより、
本発明の半導体装置を構成することも可能である。ま
た、MOSFETは２個のMOSFETを縦続接続した構造のいわゆ
るデュアルゲートMOSFETであってもかまわない。
［発明の効果］ 以上説明した如く本発明によれば、従来のものより入力
容量を低減でき、またゲートの静電破壊に対しても十分
な耐量をもつ絶縁ゲート型の半導体装置が提供できるも
のである。
容量を低減でき、またゲートの静電破壊に対しても十分
な耐量をもつ絶縁ゲート型の半導体装置が提供できるも
のである。
第１図は本発明の一実施例の断面図、第２図は同パター
ン平面図、第３図は本発明の他の実施例の断面図、第４
図は従来装置の断面図、第５図は同パターン平面図であ
る。 ４…N+形ソース領域、５…N+形ドレイン領域、６…ゲー
ト酸化膜、７…ゲート電極、８…層間絶縁膜、９…ソー
ス配線電極、10…ドレイン配線電極、11…ゲート配線電
極、13…N+形半導体基板、14…Ｐ形不純物領域、15,16
…N+形不純物領域、17…Ｐ形エピタキシャル層、18…Ｐ
形半導体基板、19…N+形埋め込み層、Ｔ…MOSFET、Ｄ…
並列ダイオード。
ン平面図、第３図は本発明の他の実施例の断面図、第４
図は従来装置の断面図、第５図は同パターン平面図であ
る。 ４…N+形ソース領域、５…N+形ドレイン領域、６…ゲー
ト酸化膜、７…ゲート電極、８…層間絶縁膜、９…ソー
ス配線電極、10…ドレイン配線電極、11…ゲート配線電
極、13…N+形半導体基板、14…Ｐ形不純物領域、15,16
…N+形不純物領域、17…Ｐ形エピタキシャル層、18…Ｐ
形半導体基板、19…N+形埋め込み層、Ｔ…MOSFET、Ｄ…
並列ダイオード。
Claims (3)
- 【請求項１】第２導電型不純物層とこの第２導電型不純
物層上の第１導電型不純物層とを有してなる半導体基板
と、 前記基板の第１導電型不純物層表面に第２導電型不純物
が導入されたソース，ドレイン領域が形成され、これら
ソース，ドレイン領域間の第１導電型不純物層上に薄い
絶縁層を介してゲートとなる導電性物質層が形成された
絶縁ゲート型半導体装置と、 前記絶縁ゲート型半導体装置の近傍における前記第１導
電型不純物層の所定領域を囲みかつ前記第２導電型不純
物層に接触する深さを有する第１の第２導電型不純物領
域と、この所定領域の一部表面に形成され前記第２導電
型不純物層の深さよりも浅い第２の第２導電型不純物領
域とで構成されるダイオード素子とを具備し、 前記絶縁ゲート型半導体装置のソースと前記ダイオード
素子の第１の第２導電型不純物領域が接続され、前記絶
縁ゲート型半導体装置のゲートと前記ダイオード素子の
第２の第２導電型不純物領域が接続されていることを特
徴とする半導体装置。 - 【請求項２】第１導電型不純物層とこの第１導電型不純
物層上の第１導電型エピタキシャル層とを有してなる半
導体基板と、 前記基板の第１導電型エピタキシャル層表面に第２導電
型不純物が導入されたソース，ドレイン領域が形成さ
れ、これらソース，ドレイン領域間の第１導電型不純物
層上に薄い絶縁層を介してゲートとなる導電性物質層が
形成された絶縁ゲート型半導体装置と、 前記絶縁ゲート型半導体装置の近傍における前記第１導
電型不純物層とエピタキシャル層間に形成された第２導
電型の埋め込み層と、この埋め込み層上に規定される前
記第１導電型エピタキシャル層の所定領域を囲みかつ前
記埋め込み層に接触する深さを有する第１の第２導電型
不純物領域と、この所定領域の一部表面に形成され前記
埋め込み層の深さよりも浅い第２の第２導電型不純物領
域とで構成されるダイオード素子とを具備し、 前記絶縁ゲート型半導体装置のソースと前記ダイオード
素子の第１の第２導電型不純物領域が接続され、前記絶
縁ゲート型半導体装置のゲートと前記ダイオード素子の
第２の第２導電型不純物領域が接続されていることを特
徴とする半導体装置。 - 【請求項３】前記請求項１または２の半導体装置におい
て、前記絶縁ゲート型半導体装置は同じ極性を有する２
個の絶縁ゲート型半導体装置が縦続接続されたものであ
ることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086622A JPH0716005B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
| US07/333,370 US4928157A (en) | 1988-04-08 | 1989-04-05 | Protection diode structure |
| KR1019890004598A KR920005514B1 (ko) | 1988-04-08 | 1989-04-07 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086622A JPH0716005B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258470A JPH01258470A (ja) | 1989-10-16 |
| JPH0716005B2 true JPH0716005B2 (ja) | 1995-02-22 |
Family
ID=13892123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086622A Expired - Fee Related JPH0716005B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4928157A (ja) |
| JP (1) | JPH0716005B2 (ja) |
| KR (1) | KR920005514B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505653B2 (ja) * | 1989-05-17 | 1996-06-12 | デイビッド サーノフ リサーチ センター，インコーポレイテッド | 電圧ストレス変更可能なｅｓｄ保護構造 |
| GB8911360D0 (en) * | 1989-05-17 | 1989-07-05 | Sarnoff David Res Center | Electronic charge protection devices |
| US5212398A (en) * | 1989-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | BiMOS structure having a protective diode |
| JPH0465878A (ja) * | 1990-07-06 | 1992-03-02 | Fuji Electric Co Ltd | 半導体装置 |
| DE69326749T2 (de) * | 1993-02-17 | 2000-05-11 | St Microelectronics Srl | Nichtflüchtiger Speicher mit Schutzdiode |
| JP3353388B2 (ja) * | 1993-06-23 | 2002-12-03 | 株式会社デンソー | 電力用半導体装置 |
| JPH07106555A (ja) * | 1993-10-01 | 1995-04-21 | Mitsubishi Electric Corp | 入力保護回路 |
| US5637887A (en) * | 1995-06-07 | 1997-06-10 | Lsi Logic Corporation | Silicon controller rectifier (SCR) with capacitive trigger |
| US5682047A (en) * | 1995-06-07 | 1997-10-28 | Lsi Logic Corporation | Input-output (I/O) structure with capacitively triggered thyristor for electrostatic discharge (ESD) protection |
| EP0757389B1 (en) * | 1995-07-31 | 2001-09-26 | STMicroelectronics S.r.l. | High voltage driver circuit for inductive loads |
| US6794719B2 (en) * | 2001-06-28 | 2004-09-21 | Koninklijke Philips Electronics N.V. | HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness |
| US7719091B2 (en) * | 2002-06-28 | 2010-05-18 | M/A-Com Technology Solutions Holdings, Inc. | Diode with improved switching speed |
| KR100790475B1 (ko) * | 2006-09-22 | 2008-01-02 | 주식회사 애버드 | 전원라인을 이용한 데이터 통신방법 및 장치 |
| GB2449514B (en) * | 2007-01-26 | 2011-04-20 | Filtronic Compound Semiconductors Ltd | A diode assembly |
| US9806190B2 (en) * | 2010-10-28 | 2017-10-31 | Texas Instruments Incorporated | High voltage drain extension on thin buried oxide SOI |
| US8964341B2 (en) * | 2012-04-26 | 2015-02-24 | Globalfoundries Singapore Pte. Ltd. | Gate dielectric protection |
| JP6539035B2 (ja) | 2014-01-08 | 2019-07-03 | ローム株式会社 | チップ部品 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044373A (en) * | 1967-11-13 | 1977-08-23 | Hitachi, Ltd. | IGFET with gate protection diode and antiparasitic isolation means |
| US4595941A (en) * | 1980-12-03 | 1986-06-17 | Rca Corporation | Protection circuit for integrated circuit devices |
| US4402003A (en) * | 1981-01-12 | 1983-08-30 | Supertex, Inc. | Composite MOS/bipolar power device |
| US4400711A (en) * | 1981-03-31 | 1983-08-23 | Rca Corporation | Integrated circuit protection device |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPS58192359A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
| JPS60247940A (ja) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS63228667A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-04-08 JP JP63086622A patent/JPH0716005B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-05 US US07/333,370 patent/US4928157A/en not_active Expired - Lifetime
- 1989-04-07 KR KR1019890004598A patent/KR920005514B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4928157A (en) | 1990-05-22 |
| KR890016679A (ko) | 1989-11-29 |
| JPH01258470A (ja) | 1989-10-16 |
| KR920005514B1 (ko) | 1992-07-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |