JPH08186259A - ３端子電力絶縁ゲートトランジスタ及びその製造方法 - Google Patents
３端子電力絶縁ゲートトランジスタ及びその製造方法Info
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- JPH08186259A JPH08186259A JP7164253A JP16425395A JPH08186259A JP H08186259 A JPH08186259 A JP H08186259A JP 7164253 A JP7164253 A JP 7164253A JP 16425395 A JP16425395 A JP 16425395A JP H08186259 A JPH08186259 A JP H08186259A
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Abstract
(57)【要約】
【目的】 非常に薄いＰ- 層を素子のゲート端子下段に
形成せしめてチャンネル役割を担当することにある。 【構成】 第２導電形の不純物が高濃度で分布している
多数の第１領域が前記半導体層の表面に接して形成され
ており、前記それぞれの第１領域には第１導電形の不純
物が高濃度で分布している第２領域が前記半導体層の表
面に接して形成されており、前記第１領域等の間には第
２導電形の不純物が低濃度で分布している第３領域が前
記半導体層に形成されており、前記第３領域の中間には
第１導電形の不純物が高濃度で分布している第４領域が
前記第２領域より深く前記半導体層に形成されているこ
とを特徴とする。
形成せしめてチャンネル役割を担当することにある。 【構成】 第２導電形の不純物が高濃度で分布している
多数の第１領域が前記半導体層の表面に接して形成され
ており、前記それぞれの第１領域には第１導電形の不純
物が高濃度で分布している第２領域が前記半導体層の表
面に接して形成されており、前記第１領域等の間には第
２導電形の不純物が低濃度で分布している第３領域が前
記半導体層に形成されており、前記第３領域の中間には
第１導電形の不純物が高濃度で分布している第４領域が
前記第２領域より深く前記半導体層に形成されているこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は電力スイッチング(switc
hing）用絶縁ゲートトランジスタ（ＩＧＴ：insulated-
gate transistor)に係り、より詳しく説明すると、絶縁
ゲートトランジスタに形成されるＪＦＥＴ領域を効果的
に減少せしめて素子の順方向特性を改善した新たな構造
の絶縁ゲートトランジスタ及びその製造方法に関する。
hing）用絶縁ゲートトランジスタ（ＩＧＴ：insulated-
gate transistor)に係り、より詳しく説明すると、絶縁
ゲートトランジスタに形成されるＪＦＥＴ領域を効果的
に減少せしめて素子の順方向特性を改善した新たな構造
の絶縁ゲートトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】モス（ＭＯＳ：metal-oxide semiconduc
tor)構造を採用したバイポーラトランジスタ（bipolar
transistor）のうち１つである絶縁ゲートトランジスタ
は大容量電力伝達と高速スイッチングが要求される電力
変換及び電力制御システムで主に用いられており、伝導
度変調電界効果トランジスタ（ＣＯＭＦＥＴ：conducti
vity-modulated field effect transistor）ともいう。
tor)構造を採用したバイポーラトランジスタ（bipolar
transistor）のうち１つである絶縁ゲートトランジスタ
は大容量電力伝達と高速スイッチングが要求される電力
変換及び電力制御システムで主に用いられており、伝導
度変調電界効果トランジスタ（ＣＯＭＦＥＴ：conducti
vity-modulated field effect transistor）ともいう。
【０００３】電力スイッチング素子であってＩＧＴは順
方向電流−電圧特性において素子の順方向電圧降下が小
さく、かつ高速のスイッチング動作が可能なように設計
しなければならない。
方向電流−電圧特性において素子の順方向電圧降下が小
さく、かつ高速のスイッチング動作が可能なように設計
しなければならない。
【０００４】一般的な絶縁ゲートトランジスタはコレク
タ(collector）、エミッタ(emitter）及びゲート（gat
e）を備えた３端子素子であって、基板の下段にコレク
タ電極があり、基板の上段にエミッタ電極及びゲート電
極が形成されている構造からなっている。
タ(collector）、エミッタ(emitter）及びゲート（gat
e）を備えた３端子素子であって、基板の下段にコレク
タ電極があり、基板の上段にエミッタ電極及びゲート電
極が形成されている構造からなっている。
【０００５】下記において、絶縁ゲートトランジスタの
構造を、添付の図面を参照して詳細に説明する。
構造を、添付の図面を参照して詳細に説明する。
【０００６】図１２は、従来の絶縁ゲートトランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
【０００７】Ｐ型基板１０００の下部にはコレクタ電極
２０００が形成されており、上部にはＮ型エピタキシャ
ル(epitaxial layer）５０００が形成されている。Ｎ型
エピタキシャル層５０００内には高濃度のＰ+ 領域５１
００が形成されており、このＰ+ 領域５１００の端には
二重拡散の方法を利用した低濃度のＰ- 領域５２００が
形成されている。
２０００が形成されており、上部にはＮ型エピタキシャ
ル(epitaxial layer）５０００が形成されている。Ｎ型
エピタキシャル層５０００内には高濃度のＰ+ 領域５１
００が形成されており、このＰ+ 領域５１００の端には
二重拡散の方法を利用した低濃度のＰ- 領域５２００が
形成されている。
【０００８】前記Ｐ+ 領域５１００内には相互分離され
ている２個のＮ+ 領域５３００が形成されている。前記
エピタキシャル層５０００の上部にはゲート絶縁層４１
００とゲート電極４０００が順次に形成されており、Ｐ
ＳＧ膜４２００が前記ゲート電極４０００及びゲート絶
縁層４１００を覆っている。最後に、前記ＰＳＧ膜４２
００の上部にエミッタ電極３０００が形成されており、
Ｎ+ 領域５３００及びＰ+ 領域５１００と接続されてい
る。
ている２個のＮ+ 領域５３００が形成されている。前記
エピタキシャル層５０００の上部にはゲート絶縁層４１
００とゲート電極４０００が順次に形成されており、Ｐ
ＳＧ膜４２００が前記ゲート電極４０００及びゲート絶
縁層４１００を覆っている。最後に、前記ＰＳＧ膜４２
００の上部にエミッタ電極３０００が形成されており、
Ｎ+ 領域５３００及びＰ+ 領域５１００と接続されてい
る。
【０００９】ここで、 ａはＰ+ 領域の間の距離の１／
２に該当し、ｂはＰ+ 領域の接合の深さ（junction dep
th）を示す。
２に該当し、ｂはＰ+ 領域の接合の深さ（junction dep
th）を示す。
【００１０】かかる絶縁ゲートトランジスタの構造は基
本的にモスゲートサイリスタ(thyristor）と類似であ
る。
本的にモスゲートサイリスタ(thyristor）と類似であ
る。
【００１１】しかしながら、再生ラッチアップ（latch-
up）を発生せず、エミッタＮ+ 領域５３００をＮエピタ
キシャル層５０００に連結するチャンネル(channel）を
作るのにゲート電極４０００を利用することによって、
４層サイリスタの構造において必然的な再生（regenera
tive）ターンオン(turn on）を防止するという点でその
動作がサイリスタとは本質的に違う。
up）を発生せず、エミッタＮ+ 領域５３００をＮエピタ
キシャル層５０００に連結するチャンネル(channel）を
作るのにゲート電極４０００を利用することによって、
４層サイリスタの構造において必然的な再生（regenera
tive）ターンオン(turn on）を防止するという点でその
動作がサイリスタとは本質的に違う。
【００１２】Ｐ+ 基板１０００とＮ型エピタキシャル層
５０００の接合はオン（on）状態で順方向にバイアス
（forward-bias）されるため該チャンネルを通じて電流
が生成され得る。これは強制的なゲートターンオフ（tu
rn off）能力と共に完全にゲート制御される(fully gat
e-controlled）出力特性を可能にする。
５０００の接合はオン（on）状態で順方向にバイアス
（forward-bias）されるため該チャンネルを通じて電流
が生成され得る。これは強制的なゲートターンオフ（tu
rn off）能力と共に完全にゲート制御される(fully gat
e-controlled）出力特性を可能にする。
【００１３】エミッタ電極３０００についてコレクタ電
極２０００に陰の電圧が認可されれば基板１０００とエ
ピタキシャル層５０００の接合が逆方向バイアスとなっ
て電流が流れない。
極２０００に陰の電圧が認可されれば基板１０００とエ
ピタキシャル層５０００の接合が逆方向バイアスとなっ
て電流が流れない。
【００１４】ゲート電極４０００がエミッタ電極３００
０と短絡されている場合、コレクタ電極２０００に陽電
圧が認可されれば、Ｎ型エピタキシャル層５０００とＰ
+ 領域５１００の接合が逆方向バイアスとなって順方向
ブロッキングモード(forwardblocking mode）で素子が
動作する。
０と短絡されている場合、コレクタ電極２０００に陽電
圧が認可されれば、Ｎ型エピタキシャル層５０００とＰ
+ 領域５１００の接合が逆方向バイアスとなって順方向
ブロッキングモード(forwardblocking mode）で素子が
動作する。
【００１５】陽のコレクタ電圧が認可された状態で、陽
のゲートバイアスが十分な大きさで認可されてゲート電
極４０００の下部のＰ- 領域５２００の表面を逆転させ
ると、電子等がエミッタＮ+ 領域５３００からＮエピタ
キシャル層５０００に移動することができるので、順方
向伝導状態（forward conducting state）へ動作する。
のゲートバイアスが十分な大きさで認可されてゲート電
極４０００の下部のＰ- 領域５２００の表面を逆転させ
ると、電子等がエミッタＮ+ 領域５３００からＮエピタ
キシャル層５０００に移動することができるので、順方
向伝導状態（forward conducting state）へ動作する。
【００１６】順方向伝導状態では、基板１０００とエピ
タキシャル層５０００の接合が順方向バイアスとなり、
基板１０００のＰ+ 領域からＮエピタキシャル層５００
０へ正孔が注入される。順方向バイアスが増加すると、
Ｎエピタキシャル層５０００のバックグラウンドドーピ
ング順位(background doping level）を超過する時まで
注入された正孔の密度が増加する。この際、逆電層の伝
導度が低いと、通常のＭＯＳＦＥＴにおいて現れるよう
に該領域において大きな電圧降下が生じる。この際順方
向電流は飽和され、素子は活性領域において動作する。
タキシャル層５０００の接合が順方向バイアスとなり、
基板１０００のＰ+ 領域からＮエピタキシャル層５００
０へ正孔が注入される。順方向バイアスが増加すると、
Ｎエピタキシャル層５０００のバックグラウンドドーピ
ング順位(background doping level）を超過する時まで
注入された正孔の密度が増加する。この際、逆電層の伝
導度が低いと、通常のＭＯＳＦＥＴにおいて現れるよう
に該領域において大きな電圧降下が生じる。この際順方
向電流は飽和され、素子は活性領域において動作する。
【００１７】絶縁ゲートトランジスタをオン状態からオ
フ状態にスイッチしようとすれば、ゲート電極４０００
をエミッタ電極３０００に段落させて放電しなければな
らない。ゲート電圧がなければ、ゲート電極４０００の
下部のＰ- 領域５２００表面の逆電層が維持され得な
い。
フ状態にスイッチしようとすれば、ゲート電極４０００
をエミッタ電極３０００に段落させて放電しなければな
らない。ゲート電圧がなければ、ゲート電極４０００の
下部のＰ- 領域５２００表面の逆電層が維持され得な
い。
【００１８】ゲートバイアスを除去すれば、Ｎエピタキ
シャル層５０００に電子供給が遮断され、ターンオフ過
程を始める。順方向伝導動作を行っている間Ｎエピタキ
シャル層５０００に注入された少数キャリア(carrier）
の濃度が高ければターンオフがいきなり起こらない。そ
の代わりコレクタ電流が少数キャリアのライフタイム(l
ife time）によって決定される間有時定数（characteri
stic time constant）に従って段々減少する。
シャル層５０００に電子供給が遮断され、ターンオフ過
程を始める。順方向伝導動作を行っている間Ｎエピタキ
シャル層５０００に注入された少数キャリア(carrier）
の濃度が高ければターンオフがいきなり起こらない。そ
の代わりコレクタ電流が少数キャリアのライフタイム(l
ife time）によって決定される間有時定数（characteri
stic time constant）に従って段々減少する。
【００１９】かかる絶縁ゲートトランジスタの長所は、
高い順方向電流密度、モスゲート構造による低い駆動電
力、ゲートターンオフ能力を備えた完全にゲート制御さ
れる出力特性、固有な逆方向ブロッキング能力等であ
る。
高い順方向電流密度、モスゲート構造による低い駆動電
力、ゲートターンオフ能力を備えた完全にゲート制御さ
れる出力特性、固有な逆方向ブロッキング能力等であ
る。
【００２０】かかる特性は多くの直流及び交流動力制御
回路に合う理想的な動力スイッチの特性に近接する。こ
の他にもオン−抵抗が小さく、高速スイッチングが可能
であり、かつ降伏電圧が高い等の長所を持っている。
回路に合う理想的な動力スイッチの特性に近接する。こ
の他にもオン−抵抗が小さく、高速スイッチングが可能
であり、かつ降伏電圧が高い等の長所を持っている。
【００２１】
【発明が解決しようとする課題】しかしながら、前記し
たような絶縁ゲートトランジスタはコレクタ電極２００
０と、エミッタ電極３０００の間に寄生Ｐ−Ｎ−Ｐ−Ｎ
サイリスタ構造とを含むので正常状態の電流密度が臨界
値を超過すれば容易にラッチアップ現象が生じ、その場
合電流がこれ以上モスゲートによって制御され得ないと
いう問題点がある。
たような絶縁ゲートトランジスタはコレクタ電極２００
０と、エミッタ電極３０００の間に寄生Ｐ−Ｎ−Ｐ−Ｎ
サイリスタ構造とを含むので正常状態の電流密度が臨界
値を超過すれば容易にラッチアップ現象が生じ、その場
合電流がこれ以上モスゲートによって制御され得ないと
いう問題点がある。
【００２２】従って、かかるサイリスタ動作が抑制され
るように素子を設計することが重要である。そのために
は素子が動作する間エミッタＮ+ 領域５３００からＰ+
領域５１００へ電子が注入されないようにしなければな
らない。
るように素子を設計することが重要である。そのために
は素子が動作する間エミッタＮ+ 領域５３００からＰ+
領域５１００へ電子が注入されないようにしなければな
らない。
【００２３】Ｐ+ 領域５１００における傾斜電流によっ
てＮ+ −Ｐ+ 接合が０．７Ｖ以上順方向バイアスとなれ
ば、エミッタＮ+ 領域５３００からＰ+ 領域５１００へ
電子が注入し始める。かかる注入を抑制するためにはエ
ミッタＮ+ 領域５３００を狭くし、Ｐ+ 領域５１００の
シート(sheet）抵抗を低く維持しなければならないとい
う問題点がある。
てＮ+ −Ｐ+ 接合が０．７Ｖ以上順方向バイアスとなれ
ば、エミッタＮ+ 領域５３００からＰ+ 領域５１００へ
電子が注入し始める。かかる注入を抑制するためにはエ
ミッタＮ+ 領域５３００を狭くし、Ｐ+ 領域５１００の
シート(sheet）抵抗を低く維持しなければならないとい
う問題点がある。
【００２４】また、かかる構造で形成された垂直型ＩＢ
Ｔはオンの際コレクタとエミッタの間に順方向電圧降下
が生じ、かかる電圧降下は最少にしなければならない。
この際生じる順方向電圧降下はチャンネル領域における
電圧降下、ＪＦＥＴ構造における電圧降下及びエピタキ
シャル層における電圧降下に分けられる。
Ｔはオンの際コレクタとエミッタの間に順方向電圧降下
が生じ、かかる電圧降下は最少にしなければならない。
この際生じる順方向電圧降下はチャンネル領域における
電圧降下、ＪＦＥＴ構造における電圧降下及びエピタキ
シャル層における電圧降下に分けられる。
【００２５】これについて詳述する。エピタキシャル層
５０００内においては基板１０００において注入された
少数キャリアによって伝導度変調効果が生じ、その結果
エピタキシャル層５０００における電圧降下が非常に小
さい。従って、全体の順方向電圧降下に比べてエピタキ
シャル層における電圧降下比率が小さくなって、相対的
にＪＦＥＴ領域における電圧降下が重要である。
５０００内においては基板１０００において注入された
少数キャリアによって伝導度変調効果が生じ、その結果
エピタキシャル層５０００における電圧降下が非常に小
さい。従って、全体の順方向電圧降下に比べてエピタキ
シャル層における電圧降下比率が小さくなって、相対的
にＪＦＥＴ領域における電圧降下が重要である。
【００２６】次に、ＪＦＥＴ領域における電圧降下につ
いて説明する。ＪＦＥＴ領域はＰ+ 領域と他のＰ+ 領域
の間の距離（２×ａ）とＰ+ 領域の接合の深さ（ｂ）に
よって決定される領域である。電圧降下を減らすために
はＰ+領域の間の距離を広め、接合の深さを深くしなけ
ればならない。
いて説明する。ＪＦＥＴ領域はＰ+ 領域と他のＰ+ 領域
の間の距離（２×ａ）とＰ+ 領域の接合の深さ（ｂ）に
よって決定される領域である。電圧降下を減らすために
はＰ+領域の間の距離を広め、接合の深さを深くしなけ
ればならない。
【００２７】しかしながら、従来の製造方法に従ってＰ
+ 領域の接合の深さ（ｂ）を減少する場合、エミッタ領
域の下部の抵抗成分が増加するため少数キャリア電流に
よるラッチアップ現象が発生しやすいという問題点があ
る。
+ 領域の接合の深さ（ｂ）を減少する場合、エミッタ領
域の下部の抵抗成分が増加するため少数キャリア電流に
よるラッチアップ現象が発生しやすいという問題点があ
る。
【００２８】その上、二重拡散によってチャンネルを形
成するためある程度のチャンネルの長さを作るために要
求される最少の接合の長さがあってそれ以下に減らすこ
とができないという問題点がある。
成するためある程度のチャンネルの長さを作るために要
求される最少の接合の長さがあってそれ以下に減らすこ
とができないという問題点がある。
【００２９】また、Ｐ+ 領域の間の間隔を広める場合に
は、モス電流が減ってターンオフの際特性が低下され、
正孔電流が増えることにつれてラッチアップ現象が発生
しやすい。
は、モス電流が減ってターンオフの際特性が低下され、
正孔電流が増えることにつれてラッチアップ現象が発生
しやすい。
【００３０】なお、かかる構造においてはチャンネルの
長さがＰ+ 領域の接合の深さに従って決定されるのでチ
ャンネルの長さの調節が難しいという問題点があり、チ
ャンネルで不純物濃度が水平的に変化するため工程の際
若干の影響によってもチャンネル領域の不純物濃度の分
布が変化するため臨界電圧(threshold voltage）を一定
に維持し難いという問題点がある。
長さがＰ+ 領域の接合の深さに従って決定されるのでチ
ャンネルの長さの調節が難しいという問題点があり、チ
ャンネルで不純物濃度が水平的に変化するため工程の際
若干の影響によってもチャンネル領域の不純物濃度の分
布が変化するため臨界電圧(threshold voltage）を一定
に維持し難いという問題点がある。
【００３１】本発明は前記のような問題点を解決するた
め、第１に、従来には二重拡散を利用してＰ- 領域を形
成したこととは異なって、非常に薄いＰ- 層を素子のゲ
ート端子の下段に形成せしめてチャンネル役割を担当
し、第２に、チャンネルのドレン方向にＮ+ 領域を形成
してチャンネル領域を設定し、該領域における電圧降下
を減少せしめてチャンネルを通った電子電流がエピタキ
シャル層に注入しやすく、ＪＦＥＴ領域の抵抗を減少せ
しめるようにチャンネルを構成し、第３に、ゲート電極
の面積を減らすことによって入力静電容量及び逆静電容
量(reverse capacitance）を減少せしめて素子の高速動
作が可能にした絶縁ゲートトランジスタ及びその製造方
法を提供する。
め、第１に、従来には二重拡散を利用してＰ- 領域を形
成したこととは異なって、非常に薄いＰ- 層を素子のゲ
ート端子の下段に形成せしめてチャンネル役割を担当
し、第２に、チャンネルのドレン方向にＮ+ 領域を形成
してチャンネル領域を設定し、該領域における電圧降下
を減少せしめてチャンネルを通った電子電流がエピタキ
シャル層に注入しやすく、ＪＦＥＴ領域の抵抗を減少せ
しめるようにチャンネルを構成し、第３に、ゲート電極
の面積を減らすことによって入力静電容量及び逆静電容
量(reverse capacitance）を減少せしめて素子の高速動
作が可能にした絶縁ゲートトランジスタ及びその製造方
法を提供する。
【００３２】
【課題を解決するための手段】前記のような目的を達成
するための本発明の絶縁ゲートトランジスタは、３個の
電極と第１導電形の半導体層が形成されている第２導電
形の半導体基板を含む３端子電力絶縁ゲートトランジス
タであって、第２導電形の不純物が高濃度で分布してい
る多数の第１領域が前記半導体層の表面に接して形成さ
れており、前記それぞれの第１領域には第１導電形の不
純物が高濃度で分布している第２領域が前記半導体層の
表面に接して形成されており、前記第１領域等の間には
第２導電形の不純物が低濃度で分布している第３領域が
前記半導体層に形成されており、前記第３領域の中間に
は第１導電形の不純物が高濃度で分布している第４領域
が前記第２領域より深く前記半導体層に形成されている
ことを要旨とする。
するための本発明の絶縁ゲートトランジスタは、３個の
電極と第１導電形の半導体層が形成されている第２導電
形の半導体基板を含む３端子電力絶縁ゲートトランジス
タであって、第２導電形の不純物が高濃度で分布してい
る多数の第１領域が前記半導体層の表面に接して形成さ
れており、前記それぞれの第１領域には第１導電形の不
純物が高濃度で分布している第２領域が前記半導体層の
表面に接して形成されており、前記第１領域等の間には
第２導電形の不純物が低濃度で分布している第３領域が
前記半導体層に形成されており、前記第３領域の中間に
は第１導電形の不純物が高濃度で分布している第４領域
が前記第２領域より深く前記半導体層に形成されている
ことを要旨とする。
【００３３】この際、前記第４領域の上部にはフィール
ド酸化膜が形成されていることもできる。
ド酸化膜が形成されていることもできる。
【００３４】前記構造を有する３端子電力絶縁ゲートト
ランジスタを製造する方法は、基板上に形成されている
半導体層に第２導電形の不純物を高濃度で注入して多数
の第１領域を形成する第１工程と、前記半導体層に第２
導電形の不純物を低濃度で注入する第２工程と、前記半
導体層の上部に絶縁物質及び導電物質を積層して絶縁層
及び導電層を形成する第３工程と、前記絶縁層及び導電
層をパターニングして前記第１領域等の間の上部に開口
部を形成する第４工程と、前記開口部を通じて第１導電
形の不純物を高濃度で前記半導体層に注入する第５工程
と、そして前記工程において形成された構造体を拡散し
て前記第２工程及び第５工程において注入された不純物
が拡散されてそれぞれ第３領域及び第４領域を形成する
が、前記第４領域の深さが前記第３領域の深さより深く
形成する第６工程を含むことを要旨とする。
ランジスタを製造する方法は、基板上に形成されている
半導体層に第２導電形の不純物を高濃度で注入して多数
の第１領域を形成する第１工程と、前記半導体層に第２
導電形の不純物を低濃度で注入する第２工程と、前記半
導体層の上部に絶縁物質及び導電物質を積層して絶縁層
及び導電層を形成する第３工程と、前記絶縁層及び導電
層をパターニングして前記第１領域等の間の上部に開口
部を形成する第４工程と、前記開口部を通じて第１導電
形の不純物を高濃度で前記半導体層に注入する第５工程
と、そして前記工程において形成された構造体を拡散し
て前記第２工程及び第５工程において注入された不純物
が拡散されてそれぞれ第３領域及び第４領域を形成する
が、前記第４領域の深さが前記第３領域の深さより深く
形成する第６工程を含むことを要旨とする。
【００３５】この際、前記第４工程において前記第１領
域の上部にも開口部を形成して、前記第５工程において
第１導電形の不純物が上記開口部を通じて高濃度で前記
第１領域に注入させることによって、前記第６工程にお
いて拡散されて第２領域が形成され得る。
域の上部にも開口部を形成して、前記第５工程において
第１導電形の不純物が上記開口部を通じて高濃度で前記
第１領域に注入させることによって、前記第６工程にお
いて拡散されて第２領域が形成され得る。
【００３６】また、基板上に形成されている半導体層に
第２導電形の不純物を高濃度で注入して多数の第１領域
を形成する第１工程と、前記半導体層に第２導電形の不
純物を低濃度で注入する第２工程と、前記第１領域等の
間に第１導電形の不純物を高濃度で注入する第３工程
と、そして前記工程において形成された構造体を拡散し
て第２工程及び第３工程において注入された不純物が拡
散されてそれぞれ第３領域及び第４領域を形成するが、
前記第４領域の深さが前記第３領域の深さより深く形成
する第４工程を含めて製造され得る。
第２導電形の不純物を高濃度で注入して多数の第１領域
を形成する第１工程と、前記半導体層に第２導電形の不
純物を低濃度で注入する第２工程と、前記第１領域等の
間に第１導電形の不純物を高濃度で注入する第３工程
と、そして前記工程において形成された構造体を拡散し
て第２工程及び第３工程において注入された不純物が拡
散されてそれぞれ第３領域及び第４領域を形成するが、
前記第４領域の深さが前記第３領域の深さより深く形成
する第４工程を含めて製造され得る。
【００３７】また他の製造方法は、基板上に形成されて
いる半導体層の上部に第２導電形の不純物を含む絶縁層
を形成する工程、前記絶縁層をパターニングして多数の
開口部を形成する工程と、前記開口部を通じて第２導電
形の不純物を高濃度で前記半導体層に注入する工程と、
前記工程において形成された構造体を拡散して前記開口
部の下部の半導体層には高濃度の第１領域が形成され、
前記絶縁層の下部の半導体層には低濃度の第３領域を前
記第１領域より浅く形成する工程と、前記第３領域の中
間に第１導電形の不純物を高濃度で注入して前記第３領
域より深く第４領域を形成する工程を含むことを要旨と
する。
いる半導体層の上部に第２導電形の不純物を含む絶縁層
を形成する工程、前記絶縁層をパターニングして多数の
開口部を形成する工程と、前記開口部を通じて第２導電
形の不純物を高濃度で前記半導体層に注入する工程と、
前記工程において形成された構造体を拡散して前記開口
部の下部の半導体層には高濃度の第１領域が形成され、
前記絶縁層の下部の半導体層には低濃度の第３領域を前
記第１領域より浅く形成する工程と、前記第３領域の中
間に第１導電形の不純物を高濃度で注入して前記第３領
域より深く第４領域を形成する工程を含むことを要旨と
する。
【００３８】この際、前記第４領域形成の工程において
前記第１領域にも第１導電形の不純物を高濃度で注入し
て前記第１領域より浅く第２領域を共に形成することも
できる。
前記第１領域にも第１導電形の不純物を高濃度で注入し
て前記第１領域より浅く第２領域を共に形成することも
できる。
【００３９】また他の製造方法は、基板上に形成されて
いる半導体層の上部に酸化半導体層及び窒化半導体層を
順次に積層する第１工程と、前記酸化半導体層及び窒化
半導体層を食刻して多数の開口部を形成する第２工程
と、前記開口部を通じて第１導電形の不純物を高濃度で
前記半導体層に注入する第３工程と、前記工程において
形成された構造体を酸化して前記開口部を通じて露出さ
れた半導体層が酸化されたフィールド酸化膜を形成する
と共に前記第３工程において注入された不純物が拡散さ
れて第４領域を形成する第４工程、前記窒化半導体層を
除去する第５工程と、前記半導体層に第２導電形の不純
物を高濃度で前記半導体層に注入、拡散して第１領域を
形成する第６工程と、前記酸化半導体層を除去する第７
工程と、そして前記半導体層に第１導電形の不純物を低
濃度で注入する第８工程を含むことを要旨とする。
いる半導体層の上部に酸化半導体層及び窒化半導体層を
順次に積層する第１工程と、前記酸化半導体層及び窒化
半導体層を食刻して多数の開口部を形成する第２工程
と、前記開口部を通じて第１導電形の不純物を高濃度で
前記半導体層に注入する第３工程と、前記工程において
形成された構造体を酸化して前記開口部を通じて露出さ
れた半導体層が酸化されたフィールド酸化膜を形成する
と共に前記第３工程において注入された不純物が拡散さ
れて第４領域を形成する第４工程、前記窒化半導体層を
除去する第５工程と、前記半導体層に第２導電形の不純
物を高濃度で前記半導体層に注入、拡散して第１領域を
形成する第６工程と、前記酸化半導体層を除去する第７
工程と、そして前記半導体層に第１導電形の不純物を低
濃度で注入する第８工程を含むことを要旨とする。
【００４０】この場合、前記第８工程の次に、前記半導
体層の上部に絶縁物質を積層して絶縁層を形成する工程
と、前記絶縁層の上部に導電物質を積層してゲート電極
を形成する工程と、前記第１領域上部の絶縁層を食刻し
て開口部を形成する工程と、前記開口部を通じて前記第
１領域に第１導電形の不純物を高濃度で注入して第２領
域を形成する工程をさらに含むこともできる。そして前
記第４工程における酸化はＬＯＣＯＳ工程を利用するこ
とが好ましい。
体層の上部に絶縁物質を積層して絶縁層を形成する工程
と、前記絶縁層の上部に導電物質を積層してゲート電極
を形成する工程と、前記第１領域上部の絶縁層を食刻し
て開口部を形成する工程と、前記開口部を通じて前記第
１領域に第１導電形の不純物を高濃度で注入して第２領
域を形成する工程をさらに含むこともできる。そして前
記第４工程における酸化はＬＯＣＯＳ工程を利用するこ
とが好ましい。
【００４１】前記のように構成された本発明に従う絶縁
ゲートトランジスタ及びその製造方法によれば、従来の
垂直型絶縁ゲートトランジスタの構造において問題とな
っていたＪＦＥＴ領域の抵抗が減少できるのみならず、
入力静電容量及び逆静電容量を減少せしめて素子の高速
動作を可能にすることができる。
ゲートトランジスタ及びその製造方法によれば、従来の
垂直型絶縁ゲートトランジスタの構造において問題とな
っていたＪＦＥＴ領域の抵抗が減少できるのみならず、
入力静電容量及び逆静電容量を減少せしめて素子の高速
動作を可能にすることができる。
【００４２】
【実施例】以下、添付の図面を参照して本発明の実施例
について詳細に説明する。図１(A) 及び図１(B) は本発
明の第１実施例による絶縁ゲートトランジスタの構造を
図示したものであって、図１(A) は本発明の第１実施例
による電力スイッチング用絶縁ゲートトランジスタに対
するレイアウト図を、図１(B) は前記レイアウト図のＡ
−Ａ´線に沿って切断した断面図を示したものである。
について詳細に説明する。図１(A) 及び図１(B) は本発
明の第１実施例による絶縁ゲートトランジスタの構造を
図示したものであって、図１(A) は本発明の第１実施例
による電力スイッチング用絶縁ゲートトランジスタに対
するレイアウト図を、図１(B) は前記レイアウト図のＡ
−Ａ´線に沿って切断した断面図を示したものである。
【００４３】本発明は絶縁ゲートトランジスタにおいて
生じられるＪＦＥＴ領域を変化させることによって図１
２に図示された従来の絶縁ゲートトランジスタとは異な
ってチャンネル領域に薄いＰ- 層を形成することによっ
て従来の構造において形成されるＪＦＥＴ領域を効果的
に減少せしめたものである。
生じられるＪＦＥＴ領域を変化させることによって図１
２に図示された従来の絶縁ゲートトランジスタとは異な
ってチャンネル領域に薄いＰ- 層を形成することによっ
て従来の構造において形成されるＪＦＥＴ領域を効果的
に減少せしめたものである。
【００４４】下部にコレクタ電極９０があるＰ+ 型基板
５上に形成されているＮ型エピタキシャル層１０内には
高濃度のＰ+ 領域２０が形成されている。このＰ+ 領域
２０内にはエピタキシャル層１０の表面の方に高濃度の
エミッタＮ+ 領域４３，４４が２ヶ所形成されている。
５上に形成されているＮ型エピタキシャル層１０内には
高濃度のＰ+ 領域２０が形成されている。このＰ+ 領域
２０内にはエピタキシャル層１０の表面の方に高濃度の
エミッタＮ+ 領域４３，４４が２ヶ所形成されている。
【００４５】Ｐ+ 領域２０等の間には低濃度のＰ- 型チ
ャンネル領域３１，３２が浅い厚さで形成されている。
前記チャンネル領域３１，３２の中間には前記チャンネ
ル領域３１，３２を分離せしめるための高濃度の分離Ｎ
+ 領域４１，４２がチャンネル領域３１，３２及びエミ
ッタＮ+ 領域４３，４４より深く形成されている。
ャンネル領域３１，３２が浅い厚さで形成されている。
前記チャンネル領域３１，３２の中間には前記チャンネ
ル領域３１，３２を分離せしめるための高濃度の分離Ｎ
+ 領域４１，４２がチャンネル領域３１，３２及びエミ
ッタＮ+ 領域４３，４４より深く形成されている。
【００４６】Ｎ型エピタキシャル層１０の不純物濃度は
１×１０13／ｃｍ3 〜５×１０16／ｃｍ3 であり、Ｐ+
領域２０はその接合の深さが約２μｍから７μｍであ
り、最大濃度は１０18／ｃｍ3 〜１０20／ｃｍ3 の値を
有する。
１×１０13／ｃｍ3 〜５×１０16／ｃｍ3 であり、Ｐ+
領域２０はその接合の深さが約２μｍから７μｍであ
り、最大濃度は１０18／ｃｍ3 〜１０20／ｃｍ3 の値を
有する。
【００４７】また、Ｎ+ 領域４１，４２，４３，４４は
最大濃度が１０19／ｃｍ3 〜１０21／ｃｍ3 であり、１
μｍ未満の接合の深さを有し、Ｐ- 型チャンネル領域３
１，３２はその最大濃度が１０16／ｃｍ3 〜１０17／ｃ
ｍ3 程度であり、該領域における不純物濃度の分布は水
平方向に一定である。
最大濃度が１０19／ｃｍ3 〜１０21／ｃｍ3 であり、１
μｍ未満の接合の深さを有し、Ｐ- 型チャンネル領域３
１，３２はその最大濃度が１０16／ｃｍ3 〜１０17／ｃ
ｍ3 程度であり、該領域における不純物濃度の分布は水
平方向に一定である。
【００４８】ここで前記分離Ｎ+ 領域４１，４２は隣接
に連結されたチャンネル領域３１，３２を分離せしめて
チャンネルを決定し、また不純物の濃度が前記エピタキ
シャル層１０の不純物濃度より高くてチャンネルからエ
ピタキシャル層へ流入される電子の効率を高める役割を
担当する。
に連結されたチャンネル領域３１，３２を分離せしめて
チャンネルを決定し、また不純物の濃度が前記エピタキ
シャル層１０の不純物濃度より高くてチャンネルからエ
ピタキシャル層へ流入される電子の効率を高める役割を
担当する。
【００４９】前記第１導電形エピタキシャル層と同一な
導電形である高濃度の第１導電形不純物領域を利用して
チャンネルを決定する方法は、トレンチ工程及びエッチ
ング工程によってチャンネルを決定する方法と選択的な
マスクを利用して素子の一定の部分にのみイオン注入せ
しめてチャンネルを決定する方法のうち選ばれたいずれ
かの１つを利用すればよい。
導電形である高濃度の第１導電形不純物領域を利用して
チャンネルを決定する方法は、トレンチ工程及びエッチ
ング工程によってチャンネルを決定する方法と選択的な
マスクを利用して素子の一定の部分にのみイオン注入せ
しめてチャンネルを決定する方法のうち選ばれたいずれ
かの１つを利用すればよい。
【００５０】前述した事項に基づいて、前記素子の動作
を説明すると下記のとおりである。
を説明すると下記のとおりである。
【００５１】すなわち、ゲート電極６１，６２に陽の電
圧が認可されればチャンネル領域３１，３２に逆電層に
よるチャンネルが形成される。コレクタ電極９０とエミ
ッタ電極８０の両段に電圧が認可されれば、電子がエミ
ッタ電極８０からチャンネルを通じて移動し、電気的に
フローティング（floating）されているＮ+ 領域４１，
４２を通ってエピタキシャル層１０に注入される。
圧が認可されればチャンネル領域３１，３２に逆電層に
よるチャンネルが形成される。コレクタ電極９０とエミ
ッタ電極８０の両段に電圧が認可されれば、電子がエミ
ッタ電極８０からチャンネルを通じて移動し、電気的に
フローティング（floating）されているＮ+ 領域４１，
４２を通ってエピタキシャル層１０に注入される。
【００５２】この際、Ｐ- ボディ領域によるＪＦＥＴ構
造が現われていないのでＪＦＥＴ効果による電圧降下成
分が減少する。従って、チャンネルの両段に大きな電圧
が認可されるので、従来の構造に比べてチャンネル電流
が増加して一定の電流を流す時に前記素子において生じ
る全体の電圧降下を減少することができる。
造が現われていないのでＪＦＥＴ効果による電圧降下成
分が減少する。従って、チャンネルの両段に大きな電圧
が認可されるので、従来の構造に比べてチャンネル電流
が増加して一定の電流を流す時に前記素子において生じ
る全体の電圧降下を減少することができる。
【００５３】すると、前記構造を有する本発明の実施例
による絶縁ゲートトランジスタの製造方法を添付した図
面を参照して詳細に説明する。
による絶縁ゲートトランジスタの製造方法を添付した図
面を参照して詳細に説明する。
【００５４】図２(A) 乃至図４(C) は本発明の第１実施
例による絶縁ゲートトランジスタの１製造方法を工程の
順序に従って図示した断面図を示したものであり、図５
(A)乃至(C) は本発明の第１実施例による絶縁ゲートト
ランジスタの他の製造方法を工程の順序に従って図示し
た断面図を示したものである。
例による絶縁ゲートトランジスタの１製造方法を工程の
順序に従って図示した断面図を示したものであり、図５
(A)乃至(C) は本発明の第１実施例による絶縁ゲートト
ランジスタの他の製造方法を工程の順序に従って図示し
た断面図を示したものである。
【００５５】先ず、図２(A) 乃至図４(C) の工程順序に
従う製造方法を説明する。
従う製造方法を説明する。
【００５６】図２(A) に示したとおり、下部にコレクタ
電極（図示せず）が形成されているＰ+ 基板（図示せ
ず）上に形成されているＮ型エピタキシャル層１０にホ
ウ素（boron)等のＰ型ドーパント（dopant）を約５０〜
２００ｋｅＶのエネルギーを供給して５×１０14〜１×
１０16／ｃｍ3 のドス（dose）量で注入した(implant）
のちに、１０００〜１１５０℃で２００〜５００分間拡
散せしめて高濃度のＰ+領域２０を形成する。この際、
前記エピタキシャル層１０の上部に薄い酸化膜が生じる
こともできる。
電極（図示せず）が形成されているＰ+ 基板（図示せ
ず）上に形成されているＮ型エピタキシャル層１０にホ
ウ素（boron)等のＰ型ドーパント（dopant）を約５０〜
２００ｋｅＶのエネルギーを供給して５×１０14〜１×
１０16／ｃｍ3 のドス（dose）量で注入した(implant）
のちに、１０００〜１１５０℃で２００〜５００分間拡
散せしめて高濃度のＰ+領域２０を形成する。この際、
前記エピタキシャル層１０の上部に薄い酸化膜が生じる
こともできる。
【００５７】次に、図２(B) に示したとおり、Ｐ型ドー
パントを１×１０11〜１×１０12／ｃｍ3 の濃度で前記
エピタキシャル層１０に注入し、アニーリング(anneali
ng）してイオン注入層３１´，３２´を形成する。この
際、イオン注入層１２０を浅い深さで形成するため前記
工程において生じられた犠牲酸化膜を利用するか、また
はエピタキシャル層１０上にさらに酸化膜を形成し、こ
の酸化膜を通じて１０〜２０ｋｅＶ程度の低いエネルギ
ーでイオン注入をすることが好ましい。
パントを１×１０11〜１×１０12／ｃｍ3 の濃度で前記
エピタキシャル層１０に注入し、アニーリング(anneali
ng）してイオン注入層３１´，３２´を形成する。この
際、イオン注入層１２０を浅い深さで形成するため前記
工程において生じられた犠牲酸化膜を利用するか、また
はエピタキシャル層１０上にさらに酸化膜を形成し、こ
の酸化膜を通じて１０〜２０ｋｅＶ程度の低いエネルギ
ーでイオン注入をすることが好ましい。
【００５８】この工程を行うことは活性領域にＰ- チャ
ンネルを形成するためである。そして、生成された酸化
膜はイオン注入が終わった後食刻液を利用して除去す
る。
ンネルを形成するためである。そして、生成された酸化
膜はイオン注入が終わった後食刻液を利用して除去す
る。
【００５９】次に、図２(C) に示したとおり、前記エピ
タキシャル層１０を約４００〜１０００Åの厚さで酸化
せしめて酸化膜５０を形成する。この際、酸化時間が約
５０〜１００分程度であり、酸化温度もあまり高くない
ためイオン注入層３１´，３２´にあったＰ型ドーパン
トは完全に拡散されず前記酸化膜５０に弱めに拡散され
る。
タキシャル層１０を約４００〜１０００Åの厚さで酸化
せしめて酸化膜５０を形成する。この際、酸化時間が約
５０〜１００分程度であり、酸化温度もあまり高くない
ためイオン注入層３１´，３２´にあったＰ型ドーパン
トは完全に拡散されず前記酸化膜５０に弱めに拡散され
る。
【００６０】その後図３(A) で図示されたとおり前記酸
化膜５０上に多結晶シリコン層６０を増着する。
化膜５０上に多結晶シリコン層６０を増着する。
【００６１】図３(B) に図示したとおり、感光膜（図示
せず）を塗布し、一定のパターンで露光・現像したのち
に、多結晶シリコン層６０及び酸化膜５０を食刻して開
口部４６，４７，４８，４９を作る。本実施例において
はＰ+ 領域２０の上部に２ヶ所４８，４９、そしてその
両方にそれぞれ１ヶ所ずつ４６，４７形成しており、各
開口部は相互分離されている。
せず）を塗布し、一定のパターンで露光・現像したのち
に、多結晶シリコン層６０及び酸化膜５０を食刻して開
口部４６，４７，４８，４９を作る。本実施例において
はＰ+ 領域２０の上部に２ヶ所４８，４９、そしてその
両方にそれぞれ１ヶ所ずつ４６，４７形成しており、各
開口部は相互分離されている。
【００６２】前記酸化膜及び多結晶シリコン層はＰ+ 領
域２０上部に形成されている２ヶ所の開口部４８，４９
を分ける部分５３，６３と、Ｐ+ 領域２０上部に形成さ
れている２ヶ所の開口部４８，４９と、Ｐ+ 領域２０の
外側にある窓４６，４７を分ける部分５１，６１；５
２，６２のみが残る。前者は後に食刻されてなくなる
が、後者はゲート絶縁膜５１，５２及びゲート電極６
１，６２となる。
域２０上部に形成されている２ヶ所の開口部４８，４９
を分ける部分５３，６３と、Ｐ+ 領域２０上部に形成さ
れている２ヶ所の開口部４８，４９と、Ｐ+ 領域２０の
外側にある窓４６，４７を分ける部分５１，６１；５
２，６２のみが残る。前者は後に食刻されてなくなる
が、後者はゲート絶縁膜５１，５２及びゲート電極６
１，６２となる。
【００６３】その後、図３(C) に図示したとおり、Ｎ型
ドーパントを１×１０14〜５×１０15／ｃｍ3 のドス量
で約１０〜１００ｋｅＶのエネルギーを供給して各開口
部４６，４７，４８，４９を通じて注入して残りの感光
膜（図示せず）を除去した後にアニーリングする。
ドーパントを１×１０14〜５×１０15／ｃｍ3 のドス量
で約１０〜１００ｋｅＶのエネルギーを供給して各開口
部４６，４７，４８，４９を通じて注入して残りの感光
膜（図示せず）を除去した後にアニーリングする。
【００６４】その次に、残りの第１酸化膜及び多結晶シ
リコン層のうち、Ｐ+ 領域２０上部に形成されている２
個の開口部４８，４９を分ける部分５３，６３を食刻し
てドライブイン工程を実施して、前記工程において注入
されたＮ型ドーパントを拡散して、図４(A) に図示した
とおり、Ｎ+ 領域４１，４２，４３，４４を形成する。
リコン層のうち、Ｐ+ 領域２０上部に形成されている２
個の開口部４８，４９を分ける部分５３，６３を食刻し
てドライブイン工程を実施して、前記工程において注入
されたＮ型ドーパントを拡散して、図４(A) に図示した
とおり、Ｎ+ 領域４１，４２，４３，４４を形成する。
【００６５】この際、Ｐ+ 領域２０内に注入されている
Ｎ型ドーパントが拡散されてなされた２個のエミッタＮ
+ 領域４３，４４はＰ+ 領域２０内において形成される
ため、Ｐ+ 領域２０の外側にある２個の分離Ｎ+ 領域４
１，４２に比べて浅い深さで形成される。
Ｎ型ドーパントが拡散されてなされた２個のエミッタＮ
+ 領域４３，４４はＰ+ 領域２０内において形成される
ため、Ｐ+ 領域２０の外側にある２個の分離Ｎ+ 領域４
１，４２に比べて浅い深さで形成される。
【００６６】この際留意すべき点は、エミッタＮ+ 領域
４３，４４が前記Ｐ+ 領域２０の境界を越えないように
しなければならない。
４３，４４が前記Ｐ+ 領域２０の境界を越えないように
しなければならない。
【００６７】また、イオン注入層３１´，３２´のＰ型
ドーパントもこの際共に弱めに拡散されてチャンネル領
域３１，３２が形成される。
ドーパントもこの際共に弱めに拡散されてチャンネル領
域３１，３２が形成される。
【００６８】続いて、図４(B) に図示したとおり、前記
パターンが形成されたＮ型エピタキシャル層１０上にＰ
ＳＧ層７０を増着する。
パターンが形成されたＮ型エピタキシャル層１０上にＰ
ＳＧ層７０を増着する。
【００６９】次に、図４(C) に図示したとおり、前記Ｐ
ＳＧ層７０をパターニングして前記ゲート絶縁層５１，
５２及びゲート電極６１，６２は覆われており、前記エ
ミッタＮ+ 領域４３，４４を現わす。次に、前記パター
ンが形成されたエピタキシャル層１０全面に導電物質を
増着してエミッタ電極８０を形成すれば本発明の実施例
は完成される。
ＳＧ層７０をパターニングして前記ゲート絶縁層５１，
５２及びゲート電極６１，６２は覆われており、前記エ
ミッタＮ+ 領域４３，４４を現わす。次に、前記パター
ンが形成されたエピタキシャル層１０全面に導電物質を
増着してエミッタ電極８０を形成すれば本発明の実施例
は完成される。
【００７０】一方、図２(A) 乃至図４(C) の工程順序に
従って前記絶縁ゲートトランジスタを製造する時前記工
程において提示されたとおり高濃度のＮ+ 領域４１，４
２，４３，４４を同時に形成せず、チャンネル領域３
１，３２を形成した後分離Ｎ+領域４１，４２を先に形
成し、のちに開口部を形成してエミッタＮ+ 領域４３，
４４を形成することもできる。
従って前記絶縁ゲートトランジスタを製造する時前記工
程において提示されたとおり高濃度のＮ+ 領域４１，４
２，４３，４４を同時に形成せず、チャンネル領域３
１，３２を形成した後分離Ｎ+領域４１，４２を先に形
成し、のちに開口部を形成してエミッタＮ+ 領域４３，
４４を形成することもできる。
【００７１】ところが、図３(B) 及び図３(C) において
実際チャンネルの臨界電圧がエミッタＮ+ 領域の方の多
結晶珪素層のエッジ（edge）で決定されるため、前記Ｎ
+ 領域が間違って配列されて臨界電圧が変化する問題が
あり得る。
実際チャンネルの臨界電圧がエミッタＮ+ 領域の方の多
結晶珪素層のエッジ（edge）で決定されるため、前記Ｎ
+ 領域が間違って配列されて臨界電圧が変化する問題が
あり得る。
【００７２】このように臨界電圧を均一に維持するため
に前記Ｐ+ 領域とエミッタＮ+ 領域とが前記多結晶珪素
層のエッジ部分において自己整列（self-align）方式で
制作することもできる。
に前記Ｐ+ 領域とエミッタＮ+ 領域とが前記多結晶珪素
層のエッジ部分において自己整列（self-align）方式で
制作することもできる。
【００７３】かかる点に着案した本発明の第１実施例に
よる絶縁ゲートトランジスタのまた他の製造方法を図５
(A) 乃至(C) を参照して説明する。
よる絶縁ゲートトランジスタのまた他の製造方法を図５
(A) 乃至(C) を参照して説明する。
【００７４】先ず、図５(A) に図示したとおりＮ型エピ
タキシャル層１０上でＣＶＤ方法を利用してＰ型不純物
が添加された酸化膜５５を成長せしめる。
タキシャル層１０上でＣＶＤ方法を利用してＰ型不純物
が添加された酸化膜５５を成長せしめる。
【００７５】その後、図５(B) に図示したとおり前記酸
化膜５５に窓を開き、Ｐ型不純物を高濃度でイオン注入
した後熱拡散せしめると、Ｐ+ 領域２０が形成されると
同時に食刻されて残った酸化膜５１，５２内の不純物が
拡散されて前記残った酸化膜５１，５２の下部分に薄い
Ｐ- チャンネル領域３１，３２が形成される。
化膜５５に窓を開き、Ｐ型不純物を高濃度でイオン注入
した後熱拡散せしめると、Ｐ+ 領域２０が形成されると
同時に食刻されて残った酸化膜５１，５２内の不純物が
拡散されて前記残った酸化膜５１，５２の下部分に薄い
Ｐ- チャンネル領域３１，３２が形成される。
【００７６】次に、図５(C) に図示したとおり、感光膜
ＰＲを利用してマスキング(masking）してイオン注入方
法でＮ+ 領域４１，４２，４３，４４を形成する。この
際、Ｐ+ 領域２０内に注入されているＮ型ドーパントが
拡散されてなされた２個のエミッタＮ+ 領域４３，４４
はＰ+ 領域２０内において形成されるため、Ｐ+ 領域２
０の外側にある２個の分離Ｎ+ 領域４１，４２に比べて
浅い深さで形成される。
ＰＲを利用してマスキング(masking）してイオン注入方
法でＮ+ 領域４１，４２，４３，４４を形成する。この
際、Ｐ+ 領域２０内に注入されているＮ型ドーパントが
拡散されてなされた２個のエミッタＮ+ 領域４３，４４
はＰ+ 領域２０内において形成されるため、Ｐ+ 領域２
０の外側にある２個の分離Ｎ+ 領域４１，４２に比べて
浅い深さで形成される。
【００７７】この際留意すべき点はエミッタＮ+ 領域４
３，４４が前記Ｐ+ 領域２０の境界を越えないようにし
なければならない。
３，４４が前記Ｐ+ 領域２０の境界を越えないようにし
なければならない。
【００７８】続いて、前記感光膜ＰＲ及びＰ型不純物が
添加された酸化膜１００を除去し、前述したような公知
技術を利用して絶縁ゲートトランジスタを制作する。そ
の結果、エミッタＮ+ 領域とＰ+ 領域とを自己整列によ
って容易に制作することができる。
添加された酸化膜１００を除去し、前述したような公知
技術を利用して絶縁ゲートトランジスタを制作する。そ
の結果、エミッタＮ+ 領域とＰ+ 領域とを自己整列によ
って容易に制作することができる。
【００７９】この場合、チャンネル領域は水平方向に一
定の不純物濃度を有するため臨界電圧の調節が容易であ
り、前記分離Ｎ+ 領域４１，４２のＮ+ 開口部の位置に
よってチャンネルの長さの調節が可能であるという長所
を有する。
定の不純物濃度を有するため臨界電圧の調節が容易であ
り、前記分離Ｎ+ 領域４１，４２のＮ+ 開口部の位置に
よってチャンネルの長さの調節が可能であるという長所
を有する。
【００８０】一方、図５(A) 乃至(C) の工程順序に従う
絶縁ゲートトランジスタを製造する時、高濃度のＮ+ 領
域４１，４２，４３，４４を同時に形成せず、チャンネ
ル領域３１，３２を先に形成した後、分離Ｎ+ 領域４
１，４２を形成し、開口部を通じてエミッタＮ+ 領域４
３，４４を形成することもできる。
絶縁ゲートトランジスタを製造する時、高濃度のＮ+ 領
域４１，４２，４３，４４を同時に形成せず、チャンネ
ル領域３１，３２を先に形成した後、分離Ｎ+ 領域４
１，４２を形成し、開口部を通じてエミッタＮ+ 領域４
３，４４を形成することもできる。
【００８１】しかしながら、前記した本発明の第１実施
例による絶縁ゲートトランジスタにおいては順方向に電
圧が認可されて電流が流れる場合、すなわち、ゲートに
臨界電圧以上の電圧が認可されてコレクタからエミッタ
の方へ電流が流れる場合には何等の問題がないが、ゲー
トに電圧が認可されない場合には降伏電圧が低下され
る。
例による絶縁ゲートトランジスタにおいては順方向に電
圧が認可されて電流が流れる場合、すなわち、ゲートに
臨界電圧以上の電圧が認可されてコレクタからエミッタ
の方へ電流が流れる場合には何等の問題がないが、ゲー
トに電圧が認可されない場合には降伏電圧が低下され
る。
【００８２】これは、分離Ｎ+ 領域４１，４２とチャン
ネル領域３１，３２がＮ+ ／Ｐ+ 接合をなされて電気場
が非常に集中されて素子の電流及び電圧遮断能力を制限
する。故に、分離Ｎ+ 領域の濃度を低く維持しなければ
ならず、この領域上段のゲート電極も連続的に維持して
エッジ部分における電気場集中現象を防止しなければな
らない。また、本発明の目的であるＪＦＥＴ領域の抵抗
による影響を減少するためには分離Ｎ+ 領域をできる限
り深く形成しなければならない。
ネル領域３１，３２がＮ+ ／Ｐ+ 接合をなされて電気場
が非常に集中されて素子の電流及び電圧遮断能力を制限
する。故に、分離Ｎ+ 領域の濃度を低く維持しなければ
ならず、この領域上段のゲート電極も連続的に維持して
エッジ部分における電気場集中現象を防止しなければな
らない。また、本発明の目的であるＪＦＥＴ領域の抵抗
による影響を減少するためには分離Ｎ+ 領域をできる限
り深く形成しなければならない。
【００８３】かかる点を考慮して本発明の第２実施例に
おいては分離Ｎ+ 領域の上部にフィールド酸化膜を形成
する。下記において本発明の第２実施例による絶縁ゲー
トトランジスタについて添付の図面を参照して詳細に説
明する。
おいては分離Ｎ+ 領域の上部にフィールド酸化膜を形成
する。下記において本発明の第２実施例による絶縁ゲー
トトランジスタについて添付の図面を参照して詳細に説
明する。
【００８４】図６は、本発明の第２実施例による絶縁ゲ
ートトランジスタの断面図である。この図面においては
活性領域ＡとガードリングＢ領域とを共に考慮して図示
した。
ートトランジスタの断面図である。この図面においては
活性領域ＡとガードリングＢ領域とを共に考慮して図示
した。
【００８５】コレクタ（図示せず）のある基板（図示せ
ず）の上部にＮ型エピタキシャル層１００が形成されて
いる。前記エピタキシャル層１００には所定の間隔を置
いてＰ+ 領域２１０，２２０，２３０が形成されてい
る。
ず）の上部にＮ型エピタキシャル層１００が形成されて
いる。前記エピタキシャル層１００には所定の間隔を置
いてＰ+ 領域２１０，２２０，２３０が形成されてい
る。
【００８６】前記Ｐ+ 領域２１０，２２０，２３０の間
にはフィールド酸化膜５１０，５２０が形成されてお
り、フィールド酸化膜５１０の下部には一つおきに高濃
度の分離Ｎ+ 領域４１０が形成されている。前記分離Ｎ
+ 領域４１０とＰ+ 領域２１０，２２０とは低濃度のＰ
- 領域であるチャンネル領域３１０，３２０が形成され
ている。
にはフィールド酸化膜５１０，５２０が形成されてお
り、フィールド酸化膜５１０の下部には一つおきに高濃
度の分離Ｎ+ 領域４１０が形成されている。前記分離Ｎ
+ 領域４１０とＰ+ 領域２１０，２２０とは低濃度のＰ
- 領域であるチャンネル領域３１０，３２０が形成され
ている。
【００８７】前記分離Ｎ+ 領域４１０及びチャンネル領
域３１０，３２０がある部分は活性領域Ａとなる。前記
Ｐ+ 領域２１０，２２０には活性領域Ａの方へ高濃度の
エミッタＮ+ 領域４２０，４３０が形成されており、こ
のエミッタＮ+ 領域４２０，４３０は分離Ｎ+ 領域より
浅い深さで形成されており、Ｐ+ 領域２１０，２２０の
境界を外さない。
域３１０，３２０がある部分は活性領域Ａとなる。前記
Ｐ+ 領域２１０，２２０には活性領域Ａの方へ高濃度の
エミッタＮ+ 領域４２０，４３０が形成されており、こ
のエミッタＮ+ 領域４２０，４３０は分離Ｎ+ 領域より
浅い深さで形成されており、Ｐ+ 領域２１０，２２０の
境界を外さない。
【００８８】前記活性領域Ａにあるフィールド酸化膜５
１０が延長された酸化膜５３０，５４０はフィールド酸
化膜５１０と共にゲート絶縁層の役割を果たし、その上
部にはゲート電極６００が形成されている。前記ゲート
電極６００はＰＳＧ層７１０で覆われている。前記ＰＳ
Ｇ層７１０上にはエミッタ電極８００が形成されてお
り、前記エミッタ電極８００はエミッタＮ+ 領域４２
０，４３０と接続されている。そして、活性領域でない
ところに形成されているフィールド酸化膜５２０はガー
ドリング領域Ｂの方にＰＳＧ膜７２０が覆われている。
１０が延長された酸化膜５３０，５４０はフィールド酸
化膜５１０と共にゲート絶縁層の役割を果たし、その上
部にはゲート電極６００が形成されている。前記ゲート
電極６００はＰＳＧ層７１０で覆われている。前記ＰＳ
Ｇ層７１０上にはエミッタ電極８００が形成されてお
り、前記エミッタ電極８００はエミッタＮ+ 領域４２
０，４３０と接続されている。そして、活性領域でない
ところに形成されているフィールド酸化膜５２０はガー
ドリング領域Ｂの方にＰＳＧ膜７２０が覆われている。
【００８９】このようにＬＯＣＯＳ工程等を通じてフィ
ールド酸化膜５２０と共に分離Ｎ+領域４１０が形成さ
れることによって分離Ｎ+ 領域４１０は第１実施例にお
いてよりさらに深く、かつ均一な濃度で形成され、順方
向の電圧降下が減少されるのみならず電流遮断の際にも
望む降伏電圧が得られる。
ールド酸化膜５２０と共に分離Ｎ+領域４１０が形成さ
れることによって分離Ｎ+ 領域４１０は第１実施例にお
いてよりさらに深く、かつ均一な濃度で形成され、順方
向の電圧降下が減少されるのみならず電流遮断の際にも
望む降伏電圧が得られる。
【００９０】すると、本発明の第２実施例による絶縁ゲ
ートトランジスタの製造方法を図７(A) 乃至(B) を参照
して詳細に説明する。
ートトランジスタの製造方法を図７(A) 乃至(B) を参照
して詳細に説明する。
【００９１】先ず、図７(A) に図示したとおりＰ型基板
に形成されているＮ型エピタキシャル層１００を酸化し
て酸化膜５８０を形成した後、窒化珪素(silicon nitri
de；Ｓｉa Ｎ4 ）を積層して窒化膜５９０を形成する。
に形成されているＮ型エピタキシャル層１００を酸化し
て酸化膜５８０を形成した後、窒化珪素(silicon nitri
de；Ｓｉa Ｎ4 ）を積層して窒化膜５９０を形成する。
【００９２】図７(B) に図示したとおり感光膜を塗布し
て一定のパターンで露光・現像した後、前記酸化膜５８
０及び窒化膜５９０を食刻して開口部４８０，４９０を
開く。この際、開口部のうち一つ６１０には砒素（Ａ
ｓ）のようなＮ型のドーパントを約４０ｋｅＶ内外のエ
ネルギーと２×１０15／ｃｍ3 の単位注入量で注入して
イオン注入層４１１を形成し、もう一つ４９０にはこれ
を注入しない。イオンを注入したのちに感光膜を剥く。
て一定のパターンで露光・現像した後、前記酸化膜５８
０及び窒化膜５９０を食刻して開口部４８０，４９０を
開く。この際、開口部のうち一つ６１０には砒素（Ａ
ｓ）のようなＮ型のドーパントを約４０ｋｅＶ内外のエ
ネルギーと２×１０15／ｃｍ3 の単位注入量で注入して
イオン注入層４１１を形成し、もう一つ４９０にはこれ
を注入しない。イオンを注入したのちに感光膜を剥く。
【００９３】次に、図８(A) に示したように、ロコス
（ＬＯＣＯＳ：localized oxidationof silicon）工程
を行えば窒化膜５９０のない開口部４８０，４９０部分
には酸化膜が成長してフィールド酸化膜５１０，５２０
が形成される。この際、砒素等の５族元素等は分離常数
(segregation coefficient）が１より大きいため酸化膜
の方へ拡散されず、シリコンの表面に集まる。
（ＬＯＣＯＳ：localized oxidationof silicon）工程
を行えば窒化膜５９０のない開口部４８０，４９０部分
には酸化膜が成長してフィールド酸化膜５１０，５２０
が形成される。この際、砒素等の５族元素等は分離常数
(segregation coefficient）が１より大きいため酸化膜
の方へ拡散されず、シリコンの表面に集まる。
【００９４】従って、工程が進行されてイオン注入層４
１１上に形成されている第１フィールド酸化膜５１０の
厚さが厚くなるとイオン注入層４１１は一定の濃度を維
持しながら深さが深くなって高濃度のＮ+ 領域４１０を
なす。
１１上に形成されている第１フィールド酸化膜５１０の
厚さが厚くなるとイオン注入層４１１は一定の濃度を維
持しながら深さが深くなって高濃度のＮ+ 領域４１０を
なす。
【００９５】次に、残りの窒化膜５９０を除去した後、
感光膜を塗布し、一定のパターンで感光膜を露光・現像
する。露出された部分を通じてＰ型のドーパントを注入
した後、感光膜を剥離し、ドライブイン工程に拡散すれ
ば図８(B) のように高濃度の第１及び第２フィールド酸
化膜５１０，５２０を境界にしてＰ+ 領域２１０，２２
０，２３０が形成される。このうち、図面から一番右側
のＰ+ 領域２３０はガードリング領域となる部分であ
る。
感光膜を塗布し、一定のパターンで感光膜を露光・現像
する。露出された部分を通じてＰ型のドーパントを注入
した後、感光膜を剥離し、ドライブイン工程に拡散すれ
ば図８(B) のように高濃度の第１及び第２フィールド酸
化膜５１０，５２０を境界にしてＰ+ 領域２１０，２２
０，２３０が形成される。このうち、図面から一番右側
のＰ+ 領域２３０はガードリング領域となる部分であ
る。
【００９６】酸化膜５８０を除去した後基板の全面にわ
たってＰ型ドーパントをＰ+ 領域を形成する時より低い
エネルギーと低い単位注入量で注入する。
たってＰ型ドーパントをＰ+ 領域を形成する時より低い
エネルギーと低い単位注入量で注入する。
【００９７】すると、図９(A) に図示したとおり、Ｐ+
領域２１０，２２０，２３０が形成されている部分とフ
ィールド酸化膜５１０，５２０が形成されている部分と
を除いた残りの部分にチャンネルの役割を果たす新たな
イオン注入量３１１，３２１が形成される。
領域２１０，２２０，２３０が形成されている部分とフ
ィールド酸化膜５１０，５２０が形成されている部分と
を除いた残りの部分にチャンネルの役割を果たす新たな
イオン注入量３１１，３２１が形成される。
【００９８】この構造体をアニーリングしながらさらに
酸化膜５００を形成し、第１フィールド酸化膜５１０を
覆うように多結晶珪素を積層、食刻してゲート電極６０
０を形成すれば図９(B) のようになる。
酸化膜５００を形成し、第１フィールド酸化膜５１０を
覆うように多結晶珪素を積層、食刻してゲート電極６０
０を形成すれば図９(B) のようになる。
【００９９】次に、感光膜を塗布し、露光・現像した
後、前記第１フィールド酸化膜５１０が形成されている
方に偏ってＰ+ 領域２１０，２２０上部の酸化膜５００
を食刻する。次に、Ｎ型ドーパントを注入し、感光膜を
除去した後拡散すれば図１０(A) のような断面の高濃度
のＮ+ 領域４２０，４３０となる。
後、前記第１フィールド酸化膜５１０が形成されている
方に偏ってＰ+ 領域２１０，２２０上部の酸化膜５００
を食刻する。次に、Ｎ型ドーパントを注入し、感光膜を
除去した後拡散すれば図１０(A) のような断面の高濃度
のＮ+ 領域４２０，４３０となる。
【０１００】この際、前記Ｎ+ 領域４２０，４３０がＰ
+ 領域２１０，２２０の境界を越えないように留意しな
ければならない。そして、これと共にイオン注入層４４
０のイオン等が若干拡散されて低濃度のＰ- 領域３１
０，３２０をなされる。
+ 領域２１０，２２０の境界を越えないように留意しな
ければならない。そして、これと共にイオン注入層４４
０のイオン等が若干拡散されて低濃度のＰ- 領域３１
０，３２０をなされる。
【０１０１】最後に、図１０(B) に図示したとおり、前
記ゲート電極６００を覆うが、Ｐ+領域２１０，２２０
内に形成されているエミッタＮ+ 領域４２０，４３０が
現われるように、また前記第２フィールド酸化膜５２０
の一部を覆ってガードリング部分のＰ+ 領域２３０を覆
うようにＰＳＧ膜７１０，７２０を形成した後、導電物
質を積層してエミッタ電極５６０を形成すれば本実施例
は形成される。
記ゲート電極６００を覆うが、Ｐ+領域２１０，２２０
内に形成されているエミッタＮ+ 領域４２０，４３０が
現われるように、また前記第２フィールド酸化膜５２０
の一部を覆ってガードリング部分のＰ+ 領域２３０を覆
うようにＰＳＧ膜７１０，７２０を形成した後、導電物
質を積層してエミッタ電極５６０を形成すれば本実施例
は形成される。
【０１０２】一方、図１１は、前記第１及び第２実施例
によって制作された絶縁ゲートトランジスタの電流−電
圧特性を図示したものであって、前記図面において図面
符号３６０は本発明による電流−電圧特性を、図面符号
３４０は従来の技術による電流−電圧特性を示す。前記
図面において分かるように本発明によって製造された絶
縁ゲートトランジスタはＶgs（ゲートソース間の電圧）
が１５Ｖを認可した時従来の構造で制作された資料より
Ｖce,satが０．５Ｖ以上減少されることが分かる。
によって制作された絶縁ゲートトランジスタの電流−電
圧特性を図示したものであって、前記図面において図面
符号３６０は本発明による電流−電圧特性を、図面符号
３４０は従来の技術による電流−電圧特性を示す。前記
図面において分かるように本発明によって製造された絶
縁ゲートトランジスタはＶgs（ゲートソース間の電圧）
が１５Ｖを認可した時従来の構造で制作された資料より
Ｖce,satが０．５Ｖ以上減少されることが分かる。
【０１０３】
【発明の効果】上述したとおり、本発明の実施例による
絶縁ゲートトランジスタ及びその製造方法によれば、入
力静電容量を減少せしめてスイッチング特性を向上でき
るのみならず順方向にオンした時第２導電形半導体領域
間距離によって決定される第１導電形半導体領域の抵抗
を減少できるので順方向電圧降下を減らすことができ
る。
絶縁ゲートトランジスタ及びその製造方法によれば、入
力静電容量を減少せしめてスイッチング特性を向上でき
るのみならず順方向にオンした時第２導電形半導体領域
間距離によって決定される第１導電形半導体領域の抵抗
を減少できるので順方向電圧降下を減らすことができ
る。
【図１】本発明の第１実施例による絶縁ゲートトランジ
スタの構造を図示したものである。
スタの構造を図示したものである。
【図２】本発明の第１実施例による絶縁ゲートトランジ
スタの１製造工程を図示した工程順序図である。
スタの１製造工程を図示した工程順序図である。
【図３】本発明の第１実施例による絶縁ゲートトランジ
スタの１製造工程を図示した工程順序図である。
スタの１製造工程を図示した工程順序図である。
【図４】本発明の第１実施例による絶縁ゲートトランジ
スタの１製造工程を図示した工程順序図である。
スタの１製造工程を図示した工程順序図である。
【図５】本発明の第１実施例による絶縁ゲートトランジ
スタの他の製造工程を図示した工程順序図である。
スタの他の製造工程を図示した工程順序図である。
【図６】本発明の第２実施例による絶縁ゲートトランジ
スタの構造を図示した断面図である。
スタの構造を図示した断面図である。
【図７】本発明の第２実施例による絶縁ゲートトランジ
スタの製造方法を工程順序に沿って図示した図面であ
る。
スタの製造方法を工程順序に沿って図示した図面であ
る。
【図８】本発明の第２実施例による絶縁ゲートトランジ
スタの製造方法を工程順序に沿って図示した図面であ
る。
スタの製造方法を工程順序に沿って図示した図面であ
る。
【図９】本発明の第２実施例による絶縁ゲートトランジ
スタの製造方法を工程順序に沿って図示した図面であ
る。
スタの製造方法を工程順序に沿って図示した図面であ
る。
【図１０】本発明の第２実施例による絶縁ゲートトラン
ジスタの製造方法を工程順序に沿って図示した図面であ
る。
ジスタの製造方法を工程順序に沿って図示した図面であ
る。
【図１１】本発明の構造で制作された絶縁ゲートトラン
ジスタの電流−電圧特性及び従来の構造による電流−電
圧特性を比較図示した特性図である。
ジスタの電流−電圧特性及び従来の構造による電流−電
圧特性を比較図示した特性図である。
【図１２】従来の絶縁ゲートトランジスタ（ＩＧＴ：in
sulated-gate transistor)構造を図示した断面図であ
る。
sulated-gate transistor)構造を図示した断面図であ
る。
５ Ｐ+ 型基板 １０ エピタキシャル層 ２０ Ｐ+ 領域 ３１，３２ Ｐ- 型チャンネル領域 ４１，４２ Ｎ+ 分離領域 ４３，４４ エミッタ領域 ５１，５２ ゲート絶縁膜 ６１，６２ ゲート電極 ８０ エミッタ電極 ９０ コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１７ Ａ 9055−4Ｍ ６５５ Ａ (72)発明者 金 徳 重 大韓民国ソウル特別市瑞草区瑞草洞1641− 10番地三星瑞草ヴィラ302号
Claims (11)
- 【請求項１】 ３個の電極と第１導電形の半導体層が形
成されている第２導電形の半導体基板を含む３端子電力
絶縁ゲートトランジスタにおいて、 第２導電形の不純物が高濃度で分布している多数の第１
領域が前記半導体層の表面に接して形成されており、 前記それぞれの第１領域には第１導電形の不純物が高濃
度で分布している第２領域が前記半導体層の表面に接し
て形成されており、 前記第１領域等の間には第２導電形の不純物が低濃度で
分布している第３領域が前記半導体層に形成されてお
り、 前記第３領域の中間には第１導電形の不純物が高濃度で
分布している第４領域が前記第２領域より深く前記半導
体層に形成されていることを特徴とする３端子電力絶縁
ゲートトランジスタ。 - 【請求項２】 前記第４領域の上部にはフィールド酸化
膜が形成されていることを特徴とする請求項１記載の３
端子電力絶縁ゲートトランジスタ。 - 【請求項３】 ３個の電極と第１導電形の半導体層が形
成されている第２導電形の半導体基板を含む３端子電力
絶縁ゲートトランジスタを製造する方法において、 前記半導体層に第２導電形の不純物を高濃度で注入して
多数の第１領域を形成する第１工程と、 前記半導体層に第２導電形の不純物を低濃度で注入する
第２工程と、 前記半導体層上に絶縁物質及び導電物質を積層して絶縁
層及び導電層を形成する第３工程と、 前記絶縁層及び導電層をパターニングして前記第１領域
等の間の上部に開口部を形成する第４工程と、 前記開口部を通じて第１導電形の不純物を高濃度で前記
半導体層に注入する第５工程と、 そして、前記工程において形成された構造体を拡散して
前記第２工程及び第５工程において注入された不純物が
拡散されてそれぞれ第３領域及び第４領域を形成する
が、前記第４領域の深さが前記第３領域の深さより深く
形成する第６工程を含むことを特徴とする３端子電力絶
縁ゲートトランジスタの製造方法。 - 【請求項４】 前記第４工程において前記第１領域の上
部にも開口部を形成して、前記第５工程において第１導
電形の不純物が前記開口部を通じて高濃度で前記第１領
域に注入することによって、前記第６工程において拡散
されて第２領域が形成されることを特徴とする請求項３
記載の３端子電力絶縁ゲートトランジスタの製造方法。 - 【請求項５】 ３個の電極と第１導電形の半導体層が形
成されている第２導電形の半導体基板を含む３端子電力
絶縁ゲートトランジスタを製造する方法において、 前記半導体層に第２導電形の不純物を高濃度で注入して
多数の第１領域を形成する第１工程と、 前記半導体層に第２導電形の不純物を低濃度で注入する
第２工程と、 前記第１領域等の間に第１導電形の不純物を高濃度で注
入する第３工程と、 そして、前記工程において形成された構造体を拡散して
第２工程及び第３工程において注入された不純物が拡散
されてそれぞれ第３領域及び第４領域を形成するが、前
記第４領域の深さが前記第３領域の深さより深く形成す
る第４工程を含むことを特徴とする３端子電力絶縁ゲー
トトランジスタの製造方法。 - 【請求項６】 前記第３工程は、 前記半導体層上に感光膜を塗布する工程と、 前記感光膜を一定のパターンで露光・現像して前記第１
領域等の間の上部を露出せしめる工程と、 第１導電形の不純物を高濃度で前記半導体層上に注入す
る工程と、 そして、前記感光膜を除去する工程を含むことを特徴と
する請求項５記載の３端子電力絶縁ゲートトランジスタ
の製造方法。 - 【請求項７】 ３個の電極と第１導電形の半導体層が形
成されている第２導電形の半導体基板を含む３端子電力
絶縁ゲートトランジスタを製造する方法において、 前記半導体層上に第２導電形の不純物を含む絶縁層を形
成する工程と、 前記絶縁層をパターニングして多数の開口部を形成する
工程と、 前記開口部を通じて第２導電形の不純物を高濃度で前記
半導体層に注入する工程と、 前記工程において形成された構造体を拡散して前記開口
部の下部の半導体層には高濃度の第１領域が形成され、
前記絶縁層の下部の半導体層には低濃度の第３領域を前
記第１領域より浅く形成する工程と、 前記第３領域の中間に第１導電形の不純物を高濃度で注
入して前記第３領域より深く第４領域を形成する工程を
含むことを特徴とする３端子絶縁ゲートトランジスタの
製造方法。 - 【請求項８】 前記第４領域の形成工程において、前記
第１領域にも第１導電形の不純物を高濃度で注入して前
記第１領域より浅く第２領域を共に形成することを特徴
とする請求項７記載の３端子絶縁ゲートトランジスタの
製造方法。 - 【請求項９】 ３個の電極と第１導電形の半導体層が形
成されている第２導電形の半導体基板を含む３端子電力
絶縁ゲートトランジスタを製造する方法において、 前記半導体層の上部に酸化半導体層及び酸化半導体層を
順次に積層する第１工程と、 前記酸化半導体層及び窒化半導体層を食刻して多数の開
口部を形成する第２工程と、 前記開口部を通じて第１導電形の不純物を高濃度で前記
半導体層に注入する第３工程と、 前記工程において形成された構造体を酸化して前記開口
部を通じて露出された半導体層が酸化されたフィールド
酸化膜を形成すると共に前記第３工程において注入され
た不純物が拡散されて第４領域を形成する第４工程と、 前記窒化半導体層を除去する第５工程と、 前記半導体層に第２導電形の不純物を高濃度で前記半導
体層に注入、拡散して第１領域を形成する第６工程と、 前記酸化半導体層を除去する第７工程と、 そして、前記半導体層に第１導電形の不純物を低濃度で
注入する第８工程を含む３端子電力絶縁ゲートトランジ
スタの製造方法。 - 【請求項１０】 前記第８工程の次に、前記半導体層の
上部に絶縁物質を積層して絶縁層を形成する工程と、 前記絶縁層の上部に導電物質を積層してゲート電極を形
成する工程と、 前記第１領域の上部の絶縁層を食刻して開口部を形成す
る工程と、 そして、前記開口部を通じて前記第１領域に第１導電形
の不純物を高濃度で注入して第２領域を形成する工程を
さらに含むことを特徴とする請求項９記載の３端子電力
絶縁ゲートトランジスタの製造方法。 - 【請求項１１】 前記第４工程における酸化はＬＯＣＯ
Ｓ工程を利用することを特徴とする請求項９または１０
記載の３端子電力絶縁ゲートトランジスタの製造方法。
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|---|---|---|---|
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| KR1994-38881 | 1994-12-29 |
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| Publication Number | Publication Date |
|---|---|
| JPH08186259A true JPH08186259A (ja) | 1996-07-16 |
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| JP (1) | JP3863926B2 (ja) |
| KR (1) | KR0158608B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| FR2832547A1 (fr) * | 2001-11-21 | 2003-05-23 | St Microelectronics Sa | Procede de realisation d'une diode schottky sur substrat de carbure de silicium |
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| JPH02163974A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
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-
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- 1994-12-29 KR KR1019940038881A patent/KR0158608B1/ko not_active IP Right Cessation
-
1995
- 1995-06-29 JP JP16425395A patent/JP3863926B2/ja not_active Expired - Fee Related
- 1995-06-29 US US08/496,696 patent/US5728593A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6881631B2 (en) * | 2003-08-26 | 2005-04-19 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
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| US5728593A (en) | 1998-03-17 |
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