JP2505653B2 - 電圧ストレス変更可能なｅｓｄ保護構造 - Google Patents
電圧ストレス変更可能なｅｓｄ保護構造Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は電気保護装置に関し、特に、モノリシック集
積回路を比較的大きな過渡電圧から保護する装置に関す
る。
積回路を比較的大きな過渡電圧から保護する装置に関す
る。
発明の背景 集積回路は多くの型の電気機器に組み込まれている。
一般に、そのような集積回路は高過渡電圧による損傷を
受け易い。いくつかの機器においては、高い過渡電圧は
100ボルト又はそれ以上の正及び／又は負のピークレベ
ルを有することができ、数マイクロ秒の継続期間を有す
ることができる。高過渡電圧静電放電（ESD）は、例え
ば、摩擦或いは誘導によって静電気を帯びた使用者が機
器の制御装置に触れることによっても生じ得る。
一般に、そのような集積回路は高過渡電圧による損傷を
受け易い。いくつかの機器においては、高い過渡電圧は
100ボルト又はそれ以上の正及び／又は負のピークレベ
ルを有することができ、数マイクロ秒の継続期間を有す
ることができる。高過渡電圧静電放電（ESD）は、例え
ば、摩擦或いは誘導によって静電気を帯びた使用者が機
器の制御装置に触れることによっても生じ得る。
高過渡電圧によって他の方法で生じる損傷からの集積
回路の保護に適用され得る保護装置は当該分野において
公知である。そのような装置は、例えば、Averyの米国
特許第4,414,711号、Averyの米国特許第4,405,933号、K
okadoらの米国特許第4,631,567号、及びRountreeらの米
国特許第4,692,781号において説明されている。
回路の保護に適用され得る保護装置は当該分野において
公知である。そのような装置は、例えば、Averyの米国
特許第4,414,711号、Averyの米国特許第4,405,933号、K
okadoらの米国特許第4,631,567号、及びRountreeらの米
国特許第4,692,781号において説明されている。
その保護機能を定める場合に、保護装置が、それ自体
が破壊される、或いはその保護能力が大きく損なわれる
ことなく、比較的大きいエネルギーに付随する過渡に対
処できるようにすることも、望ましい。さらに、保護装
置が大きな過渡電圧を受けたことの表示を行うことも望
ましい。
が破壊される、或いはその保護能力が大きく損なわれる
ことなく、比較的大きいエネルギーに付随する過渡に対
処できるようにすることも、望ましい。さらに、保護装
置が大きな過渡電圧を受けたことの表示を行うことも望
ましい。
発明の要旨 半導体保護回路は、第１の導電型の半導体基板、及び
基板内のその表面にある第２の導電型の領域を備えてい
る。第２の導電型の領域の中には、第２の導電型の第１
及び第２の領域が配されている。第１の導電型の第３の
領域は基板内のその表面にあり、第２の導電型の第４の
領域は基板内のその表面にあり第３の領域に近接してい
る。第１の導電型の浅いフィールド領域が第２の導電型
の領域中に表面からある距離だけ入り、第１及び第２の
領域の間に広がっている。第１の電気コンタクトが第２
の導電型の第１の領域上にあって接触している。第２の
電気コンタクトが第３及び第４の領域上にあって接触し
ている。
基板内のその表面にある第２の導電型の領域を備えてい
る。第２の導電型の領域の中には、第２の導電型の第１
及び第２の領域が配されている。第１の導電型の第３の
領域は基板内のその表面にあり、第２の導電型の第４の
領域は基板内のその表面にあり第３の領域に近接してい
る。第１の導電型の浅いフィールド領域が第２の導電型
の領域中に表面からある距離だけ入り、第１及び第２の
領域の間に広がっている。第１の電気コンタクトが第２
の導電型の第１の領域上にあって接触している。第２の
電気コンタクトが第３及び第４の領域上にあって接触し
ている。
フィールド層に形成されたエミッタ電極、第２の導電
型の領域に形成されたベース電極及び半導体基板に形成
されたコレクタ電極を有する第２の極性型の第２の極性
型のトランジスタ、並びにトランジスタのエミッタと電
極コンタクトとの間に形成されたアバランシェ破壊ダイ
オードを形成するための過渡応答手段は、保護されるべ
き集積回路の端子と基準電位供給源との間に加えられる
高過渡電圧に応答する。
型の領域に形成されたベース電極及び半導体基板に形成
されたコレクタ電極を有する第２の極性型の第２の極性
型のトランジスタ、並びにトランジスタのエミッタと電
極コンタクトとの間に形成されたアバランシェ破壊ダイ
オードを形成するための過渡応答手段は、保護されるべ
き集積回路の端子と基準電位供給源との間に加えられる
高過渡電圧に応答する。
本発明の他の実施態様において、半導体保護回路は第
１の導電型の半導体基板を備えており、この基板はその
表面近傍に、比較的浅く比較的高導電度の第１の導電型
のフィールド層を有している。第２の導電型の領域は基
板内の表面にあり、その中には第２の導電型の第１及び
第２の領域が配されている。第１の導電型の他の領域は
基板内の表面にある。第２の導電型の他の領域は、基板
内の基板の表面にあり、第１の導電型の他の領域に近接
している。端子は第２の導電型の他の領域の表面上にあ
る。
１の導電型の半導体基板を備えており、この基板はその
表面近傍に、比較的浅く比較的高導電度の第１の導電型
のフィールド層を有している。第２の導電型の領域は基
板内の表面にあり、その中には第２の導電型の第１及び
第２の領域が配されている。第１の導電型の他の領域は
基板内の表面にある。第２の導電型の他の領域は、基板
内の基板の表面にあり、第１の導電型の他の領域に近接
している。端子は第２の導電型の他の領域の表面上にあ
る。
例えば、NPN又はPNPの特定の極性型のバイポーラトラ
ンジスタは、第１の導電型の他の領域からなるエミッタ
電極、基板によって形成されるベース電極及び第２の導
電層の第２の領域からなるコレクタ電極を有している。
過渡応答構造は、端子と基板との間に加えられ、ドーピ
ングプロファイルを変更する高過渡電圧に応答すること
によって、フィールド層からなるエミッタ電極、第２の
伝導型の領域からなるベース電極、基板によって形成さ
れるコレクタ電極を有する第２の導電極性型のトランジ
スタ、並びに第２の伝導型のトランジスタのエミッタ及
び端子から構成されるアバランシェ破壊ダイオードを形
成する。
ンジスタは、第１の導電型の他の領域からなるエミッタ
電極、基板によって形成されるベース電極及び第２の導
電層の第２の領域からなるコレクタ電極を有している。
過渡応答構造は、端子と基板との間に加えられ、ドーピ
ングプロファイルを変更する高過渡電圧に応答すること
によって、フィールド層からなるエミッタ電極、第２の
伝導型の領域からなるベース電極、基板によって形成さ
れるコレクタ電極を有する第２の導電極性型のトランジ
スタ、並びに第２の伝導型のトランジスタのエミッタ及
び端子から構成されるアバランシェ破壊ダイオードを形
成する。
本発明の他の局面によると、第１の極性型の第１のト
ランジスタは、高過渡電圧から保護されるべき集積回路
の端子と抵抗性結合されているコレクタ電極、基準電位
のポイントと結合されているエミッタ電極及び基準電位
のポイントと結合されているベース電極を有している。
過渡応答配置は、高過渡電圧の発生に応答して、その結
果、ドーピングプロファイルを変更し、端子に結合され
ているエミッタ電極、第１のトランジスタのベース電極
に結合されているコレクタ電極及び第１のトランジスタ
のコレクタ電極に結合されているベース電極を有してい
る第２の極性型の第２のトランジスタを集積回路内に形
成する。
ランジスタは、高過渡電圧から保護されるべき集積回路
の端子と抵抗性結合されているコレクタ電極、基準電位
のポイントと結合されているエミッタ電極及び基準電位
のポイントと結合されているベース電極を有している。
過渡応答配置は、高過渡電圧の発生に応答して、その結
果、ドーピングプロファイルを変更し、端子に結合され
ているエミッタ電極、第１のトランジスタのベース電極
に結合されているコレクタ電極及び第１のトランジスタ
のコレクタ電極に結合されているベース電極を有してい
る第２の極性型の第２のトランジスタを集積回路内に形
成する。
図面の簡単な説明 図面において、同一の構成要素には同一の参照番号が
付けられ、 図１は、本発明による保護装置の異尺の断面図を示
し、 図２は、本発明の保護回路及び集積回路の典型的な接
続の概略を示し、 図３は、図１の装置に対応する保護装置の概略回路図
を示し、 図４は、図１及び３の装置の電気特性のグラフを示
し、 図５は、本発明の他の実施態様の保護装置の異尺の断
面図を示し、 図６は、図４の装置に対応する保護装置の概略を示
し、並びに 図７は、図５及び６の装置の特性のグラフを示してい
る。
付けられ、 図１は、本発明による保護装置の異尺の断面図を示
し、 図２は、本発明の保護回路及び集積回路の典型的な接
続の概略を示し、 図３は、図１の装置に対応する保護装置の概略回路図
を示し、 図４は、図１及び３の装置の電気特性のグラフを示
し、 図５は、本発明の他の実施態様の保護装置の異尺の断
面図を示し、 図６は、図４の装置に対応する保護装置の概略を示
し、並びに 図７は、図５及び６の装置の特性のグラフを示してい
る。
好ましい実施態様の詳細な説明 図１において、回路はＰ型シリコンの半導体基板10に
形成されている。比較的低濃度に、典型的には1014〜10
15/ccにドープされた領域であって、比較的低導電度で
あるN-領域14がN-ウエル12が基板10に配されている。比
較的高濃度に、典型的には1018/ccにドープされた領域
であり、比較的高導電度である第１のN+ウエル12の範囲
内に配されている。第２のN+領域16もまた、N-ウエル12
に形成され、その境界を越えて基板10にまで広がってい
る。第３のN+領域18はN-ウエル12の境界の外側の基板10
内に配されている。N+領域16及び18は典型的には、同一
のプロセスステップにおいて同時に形成される。比較的
高濃度にドープされ比較的高導電度である第１のP+領域
20は基板10内で第３のN+領域18に近接しており、好まし
くはN+領域18に接触してそれと共にP+N+接合を形成す
る。しかしながら、N+領域18が第１のP+領域20の近くに
あることは本質的ではない。N+又はP+領域に占められて
いない表面に近接している基板12の部分は、比較的浅い
Ｐ注入層22及び24をその中に有している。Ｐ注入層22及
び24は一般に当該分野においてはフィールド注入領域と
称される。それらは、一般に基板表面の反転電圧を増大
するために用いられ、それらがなければ、上の層にトラ
ップされた電荷によって生じ得る、表面に沿った疑似導
電チャネルの形成を阻止する。
形成されている。比較的低濃度に、典型的には1014〜10
15/ccにドープされた領域であって、比較的低導電度で
あるN-領域14がN-ウエル12が基板10に配されている。比
較的高濃度に、典型的には1018/ccにドープされた領域
であり、比較的高導電度である第１のN+ウエル12の範囲
内に配されている。第２のN+領域16もまた、N-ウエル12
に形成され、その境界を越えて基板10にまで広がってい
る。第３のN+領域18はN-ウエル12の境界の外側の基板10
内に配されている。N+領域16及び18は典型的には、同一
のプロセスステップにおいて同時に形成される。比較的
高濃度にドープされ比較的高導電度である第１のP+領域
20は基板10内で第３のN+領域18に近接しており、好まし
くはN+領域18に接触してそれと共にP+N+接合を形成す
る。しかしながら、N+領域18が第１のP+領域20の近くに
あることは本質的ではない。N+又はP+領域に占められて
いない表面に近接している基板12の部分は、比較的浅い
Ｐ注入層22及び24をその中に有している。Ｐ注入層22及
び24は一般に当該分野においてはフィールド注入領域と
称される。それらは、一般に基板表面の反転電圧を増大
するために用いられ、それらがなければ、上の層にトラ
ップされた電荷によって生じ得る、表面に沿った疑似導
電チャネルの形成を阻止する。
酸化シリコンなどの絶縁層26が基板10の表面上に配さ
れている。絶縁層26はホウ素などのＰ型ドーパントを含
有している。コンタクト表面28で電気的コンタクトをさ
せるために、絶縁層26内の領域14、18及び20の上に開口
部が形成される。例えば、アルミニウム、モリブデン、
ポリシリコン又はシリサイドであり得る導電層30が絶縁
層26上に配され、N+領域14と接触し、基板10上に形成さ
れ得る図２の信号利用回路構成21などの回路構成と接続
されている。他の導電層32が絶縁層26上に配され、N+領
域18及びP+領域20と接触する。導電層32は、外部回路と
接続するための結合パッド34と接続されてもいる。コン
タクト表面28の下のN-ウエル12の存在は、高電流ストレ
スレベルで起こり得るアルミニウム突抜けの効果を低減
するように働く。導電層32は基準電位の供給源と接続さ
れている。
れている。絶縁層26はホウ素などのＰ型ドーパントを含
有している。コンタクト表面28で電気的コンタクトをさ
せるために、絶縁層26内の領域14、18及び20の上に開口
部が形成される。例えば、アルミニウム、モリブデン、
ポリシリコン又はシリサイドであり得る導電層30が絶縁
層26上に配され、N+領域14と接触し、基板10上に形成さ
れ得る図２の信号利用回路構成21などの回路構成と接続
されている。他の導電層32が絶縁層26上に配され、N+領
域18及びP+領域20と接触する。導電層32は、外部回路と
接続するための結合パッド34と接続されてもいる。コン
タクト表面28の下のN-ウエル12の存在は、高電流ストレ
スレベルで起こり得るアルミニウム突抜けの効果を低減
するように働く。導電層32は基準電位の供給源と接続さ
れている。
図２は１つの可能な配置を示しており、図２におい
て、集積回路21は第１の端子23と第２の端子25との間に
接続されている。本実施例において、端子23は第１の極
性の電圧の供給端子であり、端子25は基準電位を供給す
る供給端子として示されている。しかしながら、端子23
は供給端子というよりもむしろ入力又は出力信号端子端
子であり得る。本発明による保護回路27は端子23及び25
の間に、つまり、集積回路21と並列に接続されている。
従って、保護回路27は、過渡電圧に応答してオンして過
渡エネルギーを基準電位供給源、本実施例ではグランド
に導くことによって集積回路21を保護する。
て、集積回路21は第１の端子23と第２の端子25との間に
接続されている。本実施例において、端子23は第１の極
性の電圧の供給端子であり、端子25は基準電位を供給す
る供給端子として示されている。しかしながら、端子23
は供給端子というよりもむしろ入力又は出力信号端子端
子であり得る。本発明による保護回路27は端子23及び25
の間に、つまり、集積回路21と並列に接続されている。
従って、保護回路27は、過渡電圧に応答してオンして過
渡エネルギーを基準電位供給源、本実施例ではグランド
に導くことによって集積回路21を保護する。
図３は図１の構造によって形成された回路の概略等価
図を示している。抵抗RwはN+領域14とN+領域16との間の
ウエル12の部分の抵抗によって実質的に形成されてい
る。NPNトランジスタQ1のコレクタはN+領域16によって
形成され、そのエミッタはN+領域18によって形成されて
いる。トランジスタQ1のベース領域は、基板10及びＰフ
ィールド領域24を含むN+領域16及び18の間のＰ領域によ
って形成されている。トランジスタQ1のベース及びエミ
ッタ電極間に接続されている抵抗Rsは、N+領域18に接続
されているＰ層24とP+領域20との間の基板10の部分によ
って実質的に形成されている。ダイオードD1はウエル12
及び基板10によって形成されている。ウェル12はN+領域
14を介して導電体30に接続されており、基板10はP+領域
20を介して導電体32に接続されている。
図を示している。抵抗RwはN+領域14とN+領域16との間の
ウエル12の部分の抵抗によって実質的に形成されてい
る。NPNトランジスタQ1のコレクタはN+領域16によって
形成され、そのエミッタはN+領域18によって形成されて
いる。トランジスタQ1のベース領域は、基板10及びＰフ
ィールド領域24を含むN+領域16及び18の間のＰ領域によ
って形成されている。トランジスタQ1のベース及びエミ
ッタ電極間に接続されている抵抗Rsは、N+領域18に接続
されているＰ層24とP+領域20との間の基板10の部分によ
って実質的に形成されている。ダイオードD1はウエル12
及び基板10によって形成されている。ウェル12はN+領域
14を介して導電体30に接続されており、基板10はP+領域
20を介して導電体32に接続されている。
ストレスされていない状態では、つまり、一度も高電
圧ストレスを受けていないうちは、図１及び図３の装置
は図４のような特性を示す。図４に示されるように、あ
る一定の破壊レベルを印加電圧を越えるまでは、測定可
能な電流は流れないが、そのレベルを越えると増加する
電圧と共に電流が急激に増加する。過渡電圧の印加状態
においては、大きな電流が流れることにより、電圧が制
限され、導電体30に接続されている回路構成を過渡から
保護する。
圧ストレスを受けていないうちは、図１及び図３の装置
は図４のような特性を示す。図４に示されるように、あ
る一定の破壊レベルを印加電圧を越えるまでは、測定可
能な電流は流れないが、そのレベルを越えると増加する
電圧と共に電流が急激に増加する。過渡電圧の印加状態
においては、大きな電流が流れることにより、電圧が制
限され、導電体30に接続されている回路構成を過渡から
保護する。
高レベル過渡の図１及び図３の装置への他の効果が次
に考慮される。静電放電などの高レベル正電流ストレス
の間は、アバランシェ破壊がN+領域16とP+層24との間の
接合で起こる。この現象は、導電体30への高い正電圧に
よって生じる高強度電界の発生と共に、酸化絶縁層26へ
のホットエレクトロン注入を引き起こす。これらの電荷
はトラップされ、層22におけるエンハンスメントを引き
起こすことによって、層22をより強いＰ型にする。さら
に、高ストレスレベルでは、ウエル12における電力消費
レベルによって局所的に高温となる。その結果、層22上
のフィールド酸化物の部分から層22へのホウ素ドーパン
トの交換が起こり、これによって層22中のドーピングレ
ベルが増大する。両効果の作用は、シリコン／二酸化シ
リコン界面での層22中の高濃度にドープされた薄いP+層
の形成を引き起こす。これはまた、バイポーラ寄生トラ
ンジスタを形成することによって装置動作における質的
変化を引き起こす。
に考慮される。静電放電などの高レベル正電流ストレス
の間は、アバランシェ破壊がN+領域16とP+層24との間の
接合で起こる。この現象は、導電体30への高い正電圧に
よって生じる高強度電界の発生と共に、酸化絶縁層26へ
のホットエレクトロン注入を引き起こす。これらの電荷
はトラップされ、層22におけるエンハンスメントを引き
起こすことによって、層22をより強いＰ型にする。さら
に、高ストレスレベルでは、ウエル12における電力消費
レベルによって局所的に高温となる。その結果、層22上
のフィールド酸化物の部分から層22へのホウ素ドーパン
トの交換が起こり、これによって層22中のドーピングレ
ベルが増大する。両効果の作用は、シリコン／二酸化シ
リコン界面での層22中の高濃度にドープされた薄いP+層
の形成を引き起こす。これはまた、バイポーラ寄生トラ
ンジスタを形成することによって装置動作における質的
変化を引き起こす。
上記の効果を引き起こした高レベル過渡が停止して
も、これらの変化は元に戻らない。このように、高レベ
ル過渡に続いて、装置は、図５及び図６を用いてさらに
論じられるように、不可逆的に「プログラム」される。
図５は装置の得られるストレス後状態を示している。図
６は図５の構造の等価概略図を示している。
も、これらの変化は元に戻らない。このように、高レベ
ル過渡に続いて、装置は、図５及び図６を用いてさらに
論じられるように、不可逆的に「プログラム」される。
図５は装置の得られるストレス後状態を示している。図
６は図５の構造の等価概略図を示している。
特に図５を参照して、層22中の高濃度にドープされた
薄いP+層の形成は層22とN+領域14及び16との間の破壊電
圧を変化させる。また、ここでP+層22は図５の新しいPN
PバイポーラトランジスタQ2のエミッタ電極を形成す
る。同時に、P+層22はまた、図６のツェナーダイオード
Z1のアノードを形成し、そのカソードはN+領域14によっ
て形成される。このように、ツェナーダイオードZ1はト
ランジスタQ2のエミッタ電極と直列である。N-ウエル12
はトランジスタQ2のベース電極を形成し、基板10はコレ
クタ電極を形成する。
薄いP+層の形成は層22とN+領域14及び16との間の破壊電
圧を変化させる。また、ここでP+層22は図５の新しいPN
PバイポーラトランジスタQ2のエミッタ電極を形成す
る。同時に、P+層22はまた、図６のツェナーダイオード
Z1のアノードを形成し、そのカソードはN+領域14によっ
て形成される。このように、ツェナーダイオードZ1はト
ランジスタQ2のエミッタ電極と直列である。N-ウエル12
はトランジスタQ2のベース電極を形成し、基板10はコレ
クタ電極を形成する。
残りの構成要素は、ストレス前の状態とほぼ変化して
いない。得られる配置は図６に概略的に示されている。
トランジスタQ1及びQ2が、SCR的特性を示す配置を形成
するような補助的な方法でベースコレクタ相互接続をし
ていることは、当業者によって理解されるであろう。ス
トレス後の装置の典型的な特性は図７に示されている。
図７より、IV特性の「スナップバック」特徴が明らかで
ある。明らかに、装置は高レベル過渡に対する保護を提
供する所望の特性を提供し続ける。しかしながら、スト
レス後動作は、特性はストレス前の動作とは異なってい
るので、装置が高レベルストレスを受けたという明らか
な表示が得られる。そのような表示は技術的診断分析に
おいて非常に有用な分析手段であり得る。
いない。得られる配置は図６に概略的に示されている。
トランジスタQ1及びQ2が、SCR的特性を示す配置を形成
するような補助的な方法でベースコレクタ相互接続をし
ていることは、当業者によって理解されるであろう。ス
トレス後の装置の典型的な特性は図７に示されている。
図７より、IV特性の「スナップバック」特徴が明らかで
ある。明らかに、装置は高レベル過渡に対する保護を提
供する所望の特性を提供し続ける。しかしながら、スト
レス後動作は、特性はストレス前の動作とは異なってい
るので、装置が高レベルストレスを受けたという明らか
な表示が得られる。そのような表示は技術的診断分析に
おいて非常に有用な分析手段であり得る。
図５及び図６の構造は図１及び図３の構造の修正とし
て説明されたが、本発明はそれに限定されるものではな
いことはもちろんである。例えば、図１及び図３の装置
において、注入されたP+層22に代えてP+領域が製造中に
導入されることが可能である。得られる装置は、分析手
段として用いられないこと以外は、図５及び図６の装置
と対応している。
て説明されたが、本発明はそれに限定されるものではな
いことはもちろんである。例えば、図１及び図３の装置
において、注入されたP+層22に代えてP+領域が製造中に
導入されることが可能である。得られる装置は、分析手
段として用いられないこと以外は、図５及び図６の装置
と対応している。
本発明の装置は、境界規定のための標準的なフォトリ
ソグラフィ及びエッチングステップ並びにドープされた
領域を形成するためのイオン注入を用いて製造されるこ
とができる。典型的には、シリコン基板が、例えば、Ｐ
型ドーパントとしてのホウ素及びＮ型ドーパントとして
のリンと共に用いられるが、他の適当な材料が用いられ
ることも可能である。
ソグラフィ及びエッチングステップ並びにドープされた
領域を形成するためのイオン注入を用いて製造されるこ
とができる。典型的には、シリコン基板が、例えば、Ｐ
型ドーパントとしてのホウ素及びＮ型ドーパントとして
のリンと共に用いられるが、他の適当な材料が用いられ
ることも可能である。
本発明の各種実施態様の修正を当業者が思い付くこと
があり得る。例えば、例示的な実施態様では特定の導電
型を用いて説明がなされたが、相対的な導電型が同じで
ある限り逆の導電型も用いられ得る。そのような或いは
類似した修正は本発明及び添付の特許請求の範囲の精神
及び範囲内である。
があり得る。例えば、例示的な実施態様では特定の導電
型を用いて説明がなされたが、相対的な導電型が同じで
ある限り逆の導電型も用いられ得る。そのような或いは
類似した修正は本発明及び添付の特許請求の範囲の精神
及び範囲内である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−90120（ＪＰ，Ａ) 特開 昭59−61169（ＪＰ，Ａ) 特開 昭52−116083（ＪＰ，Ａ) 特開 昭58−43557（ＪＰ，Ａ) 特開 昭61−18315（ＪＰ，Ａ)
Claims (13)
- 【請求項１】表面を有する第１の導電型の半導体基板、 該基板内のその表面にある第２の導電型のウエル領域で
あって、その中に、該ウエル領域よりも比較的高い導電
度を有する第２の導電型の第１及び第２の領域を有して
いる第２の導電型の領域、 該基板内のその表面にあって該ウエル領域から離隔され
ている第１の導電型の第３の領域、 該基板内のその表面にあって該ウエル領域から離隔され
ており該第３の領域と近接している第２の導電型の第４
の領域、 第１の領域にわたって表面上に接触して配された端子、
並びに 該基板内の基板表面に近接しており、該第１及び第２の
領域の間に完全に、さらに該第３及び第４の領域の間に
完全に広がっている第１の導電型のフィールド注入領
域、 を備えている保護回路であって、 該回路は、該第２の導電型の第４の領域がエミッタを形
成し、該基板がベース領域を形成し、該第２の領域がコ
レクタを形成する第１の導電型のトランジスタ、該ウエ
ル領域と基板との間に形成されたダイオード、該第１と
第２の領域間のウエル領域の部分によって形成された抵
抗、並びに該第２及び第３の領域間の基板の部分によっ
て形成された抵抗、を形成している保護回路。 - 【請求項２】請求項１に記載の保護回路であって、該回
路は前記基板の表面上に配された絶縁層を備えており、
該絶縁層は第１の導電型の導電率モディファイアを含ん
でいる、保護回路。 - 【請求項３】請求項２に記載の保護回路であって、前記
第１及び第２の領域間のウエル領域内のフィールド注入
領域の部分の第１の導電型のドーピングを増大して、エ
ミッタとしてウエル領域内のフィールド注入領域の部
分、ベース領域としてウエル領域及びコレクタ領域とし
て基板を有する第２の導電型のトランジスタ並びにウエ
ル領域内のフィールド注入領域の部分と第１の領域との
間に形成されたアバランシェ破壊ダイオードによって形
成された過渡応答手段を形成する手段を備えている保護
回路。 - 【請求項４】請求項３に記載の保護回路であって、前記
第１及び第２のトランジスタはバイポーラである、保護
回路。 - 【請求項５】集積回路構造に形成された保護回路であっ
て、 高過渡電圧から保護されるべき集積回路の端子に抵抗結
合されているコレクタ電極を有し、エミッタ電極を有
し、基準電位のポイントに結合されているベース電極を
有する第１の極性型の第１のトランジスタ、及び 高過渡電圧の発生に応答して、該集積回路の端子に結合
されているエミッタ電極、該第１のトランジスタのベー
ス電極に結合されているコレクタ電極、及び該第１のト
ランジスタのコレクタ電極に結合されているベース電極
を有する第２の極性型の第２のトランジスタ並びに該エ
ミッタ電極及び該端子と直列のツェナーダイオードを、
該保護回路に形成するための過渡応答手段、を備えてい
る保護回路。 - 【請求項６】請求項５に記載の保護回路であって、ダイ
オードが前記端子と基準電位ポイントとの間に結合され
ている、保護回路。 - 【請求項７】表面を有するＰ型半導体基板、 該基板内で該表面に近接するN-ウエル、 該N-ウエル内の第１のN+領域、 該N-ウエル内及び該N-ウエルの境界を越えて広がってい
る第２のN+領域、 該基板内の表面に近接しており該N-ウエルの境界の外側
の第３のN+領域、 該基板内の両面に近接しており該N-ウエルの境界の外側
に形成され、該第３のN+領域と隣接しているP+領域、 該Ｐ基板の表面に沿って広がっているＰフィールド注入
領域、 該基板の表面上に重なり、該第１及び第３のN+領域並び
にP+領域の部分の上に重なるコンタクト開口部を有する
絶縁層、 該第１のN+領域と電気的に接触している、該第１及び第
２のN+領域の間に位置する該Ｐフィールド注入領域の一
部上に配された第１の導電層、並びに 該第３のN+領域及びP+領域の上にあって接触している第
２の導電層、 を備えている保護装置。 - 【請求項８】請求項７に記載の保護装置であって、前記
絶縁層の少なくとも一部はＰ型ドーパントを含んでい
る、保護装置。 - 【請求項９】請求項８に記載の保護装置であって、前記
Ｐ型ドーパントの少なくとも一部は前記第１及び第２の
N+領域の間に位置するＰフィールド注入領域の部分に拡
散している、保護装置。 - 【請求項１０】表面を有する第１の導電型の半導体基
板、 該基板のその表面にある第２の導電型のウエル領域であ
って、その中に、該ウエル領域よりも比較的高い導電度
を有する第２の導電型の第１及び第２の領域を有してい
る第２の導電型のウエル領域、 該基板内のその表面にあって該ウエル領域から離隔され
ている第１の導電型の第３の領域、 該基板内のその表面にあって該第３の領域と近接してお
り該ウエル領域から離隔されている第２の導電型の第４
の領域、 該第２の導電型の領域中にある距離だけ入り前記第１及
び第２の領域の間に完全に広がっており、該基板の表面
近傍にあり該第３及び第４の領域の間に完全に広がって
いる比較的浅いフィールド注入領域、 該第２の導電型の第１の領域上にあり接触している第１
の電気コンタクト、並びに 該第３及び第４の領域上にあり接触している第２の電気
コンタクト、 を備えている保護装置。 - 【請求項１１】請求項10に記載の保護装置であって、前
記第１の電気コンタクトは保護されるべき電気回路の端
子に接続されており、前記第２の電気コンタクトは基準
電位のポイントに接続されている、保護装置。 - 【請求項１２】第１及び第２の接続ポイント、 エミッタ、ベース及びコレクタ電極を有し、エミッタ電
極は該第１の接続ポイントに結合されている、第１のト
ランジスタ手段、 エミッタ、ベース及びコレクタ電極を有しており該第１
のトランジスタ手段とは逆の極性型の第２のトランジス
タ手段であって、該第２のトランジスタ手段のコレクタ
電極は該第１のトランジスタ手段のベース電極と接続さ
れ、該第２のトランジスタ手段のベース電極は該第１の
トランジスタ手段のコレクタ電極と接続されている、第
２のトランジスタ手段、 該第２のトランジスタのエミッタ電極と第２の接続ポイ
ントとの間に接続されているアバランシェダイオード手
段、 該第１及び第２の接続ポイント間に接続されているダイ
オード、 該第１のトランジスタ手段の該ベース電極及び該第１の
接続ポイントに結合されている第１の抵抗手段、並びに 該第１のトランジスタ手段の該コレクタ電極及び該第２
の接続ポイントに結合されている第２の抵抗手段、 を備えている保護回路であって、 該第１及び第２の接続ポイントの一方は集積回路の端子
と接続されており、該第１及び第２の接続ポイントの他
方は基準電位のポイントと接続されている、保護回路。 - 【請求項１３】高過渡電圧による損傷から集積回路を保
護する保護回路を備えている集積回路において、 高電圧ストレスを受けるまでは所望の保護を集積回路に
与えるシリコン制御整流子特性を示すが、高電圧ストレ
スを受けた後は該シリコン制御整流子特性とは異なるス
ナップバック特性を示すので、保護回路がどちらの特性
を示すかによって高電圧ストレスを集積回路が受けたか
どうかについての決定がなされる保護回路を備えている
ことを特徴とする集積回路。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB898911360A GB8911360D0 (en) | 1989-05-17 | 1989-05-17 | Electronic charge protection devices |
| GB8911360.9 | 1989-05-17 | ||
| US07/516,497 US5010380A (en) | 1989-05-17 | 1990-05-04 | Voltage stress alterable ESD protection structure |
| US516,497 | 1990-05-04 | ||
| US8911360.9 | 1990-05-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05505061A JPH05505061A (ja) | 1993-07-29 |
| JP2505653B2 true JP2505653B2 (ja) | 1996-06-12 |
Family
ID=26295364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2508210A Expired - Fee Related JP2505653B2 (ja) | 1989-05-17 | 1990-05-14 | 電圧ストレス変更可能なｅｓｄ保護構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0472647A4 (ja) |
| JP (1) | JP2505653B2 (ja) |
| WO (1) | WO1990014690A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343053A (en) * | 1993-05-21 | 1994-08-30 | David Sarnoff Research Center Inc. | SCR electrostatic discharge protection for integrated circuits |
| US5430595A (en) * | 1993-10-15 | 1995-07-04 | Intel Corporation | Electrostatic discharge protection circuit |
| US5600525A (en) * | 1994-08-17 | 1997-02-04 | David Sarnoff Research Center Inc | ESD protection circuit for integrated circuit |
| CN102130184B (zh) * | 2010-12-22 | 2012-10-10 | 东南大学 | 一种应用于高压静电保护的高鲁棒性反偏二极管 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523389A (en) * | 1975-06-27 | 1977-01-11 | Toshiba Corp | Field effect semiconductor device |
| JPS56165356A (en) * | 1980-05-26 | 1981-12-18 | Hitachi Ltd | Mos semiconductor device |
| JPS5843557A (ja) * | 1981-09-08 | 1983-03-14 | Toshiba Corp | 半導体装置 |
| JPS58142578A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体装置 |
| JPS5980973A (ja) * | 1983-09-02 | 1984-05-10 | Hitachi Ltd | ゲ−ト保護回路 |
| DE3422132C1 (de) * | 1984-06-14 | 1986-01-09 | Texas Instruments Deutschland Gmbh, 8050 Freising | Schutzschaltungsanordnung |
| US4633283A (en) * | 1985-03-11 | 1986-12-30 | Rca Corporation | Circuit and structure for protecting integrated circuits from destructive transient voltages |
| JPS6364358A (ja) * | 1986-09-05 | 1988-03-22 | Nissan Motor Co Ltd | Ｃｍｏｓ半導体装置 |
| JPH0716005B2 (ja) * | 1988-04-08 | 1995-02-22 | 株式会社東芝 | 半導体装置 |
| JPH0523389A (ja) * | 1991-07-19 | 1993-02-02 | Onoda Cement Co Ltd | 医科用または歯科用硬化性組成物 |
-
1990
- 1990-05-14 EP EP19900908837 patent/EP0472647A4/en not_active Ceased
- 1990-05-14 WO PCT/US1990/002609 patent/WO1990014690A1/en not_active Application Discontinuation
- 1990-05-14 JP JP2508210A patent/JP2505653B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05505061A (ja) | 1993-07-29 |
| WO1990014690A1 (en) | 1990-11-29 |
| EP0472647A1 (en) | 1992-03-04 |
| EP0472647A4 (en) | 1992-12-23 |
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Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |
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