JPS6364358A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- JPS6364358A JPS6364358A JP61207827A JP20782786A JPS6364358A JP S6364358 A JPS6364358 A JP S6364358A JP 61207827 A JP61207827 A JP 61207827A JP 20782786 A JP20782786 A JP 20782786A JP S6364358 A JPS6364358 A JP S6364358A
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- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000001681 protective effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＣＭＯ８半導体装置に関し、特にラッチアップ
耐量を改善する技術に関するものである。
耐量を改善する技術に関するものである。
従来のＣＭ ＯＳ半導体装置における入力保護回路とし
ては、例えば、ＬＳＩ技術（１９７９年、電子通信学会
発行）の第８１頁に記載されているものがある。
ては、例えば、ＬＳＩ技術（１９７９年、電子通信学会
発行）の第８１頁に記載されているものがある。
第５図は上記の入力保護回路の一例図であり、（Ａ）は
断面図、（Ｂ）は等価回路図を示す。
断面図、（Ｂ）は等価回路図を示す。
第５図において、ｎ形半導体基板１の表面にはｐ１拡散
抵抗２が形成されており、その一端は入力電極７に、他
端は出力電極８に接続されている。
抵抗２が形成されており、その一端は入力電極７に、他
端は出力電極８に接続されている。
上記のＣ拡散抵抗２とｎ形半導体基板１との間には寄生
的に電源側ｐｎ接合ダイオード１２が形成されている。
的に電源側ｐｎ接合ダイオード１２が形成されている。
また、ｎ形半導体基板１の他の部分にｐウェル拡散領域
３が形成され、その表面近傍には出力電極８に接続され
たｎ＋拡散領域４が形成されている。
３が形成され、その表面近傍には出力電極８に接続され
たｎ＋拡散領域４が形成されている。
このｎ＋拡散領域４とｐウェル拡散領域３とによって接
地側ｐｎ接合ダイオード１１が形成されている。
地側ｐｎ接合ダイオード１１が形成されている。
また、５はｐウェル拡散領域３を接地するためのＰウェ
ル接地用ρ“拡散領域、６はフィールド酸化膜、９は接
地電極、１０は電源電極である。
ル接地用ρ“拡散領域、６はフィールド酸化膜、９は接
地電極、１０は電源電極である。
上記のごとき従来のＣＭＯＳ半専体装胃の入力保護回路
においては、入力ｉ！極７にサージが印加されトリガ電
流が流れることによって、ラッチアップが誘発されると
いう問題があった。
においては、入力ｉ！極７にサージが印加されトリガ電
流が流れることによって、ラッチアップが誘発されると
いう問題があった。
以下、第６図に示す第５図の装置の動作説明図に基づい
てラッチアップのメカニズムを説明する。
てラッチアップのメカニズムを説明する。
マイナスサージが印加されると、電流は破線で示した電
流経路１４を通ってＶｓｓからＶＩＮへ流れる。
流経路１４を通ってＶｓｓからＶＩＮへ流れる。
この際、ｐウェル拡散領域３の抵抗分における電圧降下
によって寄生トランジスタ１３がオンになり、ｎ＋＋散
領域４からｎ形半導体基板１へと電子ｅ−が流れる。
によって寄生トランジスタ１３がオンになり、ｎ＋＋散
領域４からｎ形半導体基板１へと電子ｅ−が流れる。
更にサージ電流が増加すると、Ｐ′″拡散抵抗２におけ
る電圧降下によってｐ＋拡拡散接抗２ｎ形半２Ｂ体基Ｆ
ｉｌとの間の電源側ｐｎ接合ダイオード１２がブレーク
ダウンを起こし、電流経路１５を介しても電流が流れる
。すなわち、Ｐ４拡散抵抗２の入力端からｎ形半導体基
板１へ電子ｅ−が流れる。
る電圧降下によってｐ＋拡拡散接抗２ｎ形半２Ｂ体基Ｆ
ｉｌとの間の電源側ｐｎ接合ダイオード１２がブレーク
ダウンを起こし、電流経路１５を介しても電流が流れる
。すなわち、Ｐ４拡散抵抗２の入力端からｎ形半導体基
板１へ電子ｅ−が流れる。
上記のようなｎ形半導体基板１へ流れる電子電流によっ
てｎ形半導体基ｖｉｌ内で電圧降下が生じ、その結果、
０４′拡散領域４又はｐウェル拡散領域３をコレクタと
し、図示しない回路内の電源電圧に固定されたＰ＋拡散
領域をエミッタとするラテラルｐｎｐトランジスタがオ
ンになり、その結果ラッチアップに至る。
てｎ形半導体基ｖｉｌ内で電圧降下が生じ、その結果、
０４′拡散領域４又はｐウェル拡散領域３をコレクタと
し、図示しない回路内の電源電圧に固定されたＰ＋拡散
領域をエミッタとするラテラルｐｎｐトランジスタがオ
ンになり、その結果ラッチアップに至る。
上記のように従来の入力保護回路の構造では、サージ電
流が小さい場合にはｎ＋＋散領域４からｎ形半導体基板
１へ電子が流れ、更ｔこサージ電流が増加してＰ“拡散
抵抗２とｎ形半導体基板１との間に形成される寄生ダイ
オードがブレークダウンを起こすようになるとＰ１拡散
抵抗２からｎ形半導体基板１へも電子が流れるようにな
り、この入力保護回路と周辺の回路とのレイアウトで定
まった所定の電流値でランチアップが発生する。
流が小さい場合にはｎ＋＋散領域４からｎ形半導体基板
１へ電子が流れ、更ｔこサージ電流が増加してＰ“拡散
抵抗２とｎ形半導体基板１との間に形成される寄生ダイ
オードがブレークダウンを起こすようになるとＰ１拡散
抵抗２からｎ形半導体基板１へも電子が流れるようにな
り、この入力保護回路と周辺の回路とのレイアウトで定
まった所定の電流値でランチアップが発生する。
上記のラッチアンプを生ずる電流値を大きくするために
は、入力保５回路と周辺の回路との距離を離す必要があ
るので、集積度の低下を招くという問題があった。
は、入力保５回路と周辺の回路との距離を離す必要があ
るので、集積度の低下を招くという問題があった。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、集積度の低下を招いたり、製造
プロセスを複雑にすることなしに、サージに対するラッ
チアップ１斌を向上さることの出来るＣＭＯ５半導体装
置を提供することを目的とするものである。
になされたものであり、集積度の低下を招いたり、製造
プロセスを複雑にすることなしに、サージに対するラッ
チアップ１斌を向上さることの出来るＣＭＯ５半導体装
置を提供することを目的とするものである。
上記の目的を達成するため１本発明においては、第１導
電形の半導体基板内面に形成され入力保護抵抗の入力端
に電気的に接続された第２導電形の第１の拡散領域と、
該第１の拡散領域の表面近傍に形成され上記半導体基板
と同一電源に接続された第１導電形の第２の拡散領域と
を備え、かつ上記第１の拡散領域と第２の拡散領域との
間に形成されるｐｎ接合のブレークダウン電圧を入力保
護抵抗と半導体基板との間に寄生的に形成されるｐｎ接
合のブレークダウン電圧よりも低い値に設定するように
構成している。
電形の半導体基板内面に形成され入力保護抵抗の入力端
に電気的に接続された第２導電形の第１の拡散領域と、
該第１の拡散領域の表面近傍に形成され上記半導体基板
と同一電源に接続された第１導電形の第２の拡散領域と
を備え、かつ上記第１の拡散領域と第２の拡散領域との
間に形成されるｐｎ接合のブレークダウン電圧を入力保
護抵抗と半導体基板との間に寄生的に形成されるｐｎ接
合のブレークダウン電圧よりも低い値に設定するように
構成している。
上記のように構成したことにより、本発明におぃては、
サージが印加された際に、第１の拡散領域と第２の拡散
領域との間に形成されたｐｎ接合が入力保護抵抗と半導
体基板との間に寄生的に形成されたｐｎ接合よりも先に
ブレークダウンを生じ、それによってサージ電流は入力
保護抵抗の入力端から第１の拡散領域と第２の拡散領域
とを通って直接に電源側に流れるので、入力保護抵抗か
ら半導体基板内を介してサージ電流が流れる経路がなく
なり、それによってラッチアップを有効に防止すること
が出来る。
サージが印加された際に、第１の拡散領域と第２の拡散
領域との間に形成されたｐｎ接合が入力保護抵抗と半導
体基板との間に寄生的に形成されたｐｎ接合よりも先に
ブレークダウンを生じ、それによってサージ電流は入力
保護抵抗の入力端から第１の拡散領域と第２の拡散領域
とを通って直接に電源側に流れるので、入力保護抵抗か
ら半導体基板内を介してサージ電流が流れる経路がなく
なり、それによってラッチアップを有効に防止すること
が出来る。
第１図は本発明の一実施例の断面図であり、前記第５図
と同符号は同一物を示す。
と同符号は同一物を示す。
第１図において、耐拡散抵抗２の入力端に接続してｐウ
ェル拡散領域２３が形成され、その表面近傍には電源接
続用ｎ ＋拡散領域２１が形成されている。
ェル拡散領域２３が形成され、その表面近傍には電源接
続用ｎ ＋拡散領域２１が形成されている。
この電源接続用ｎ＋＋散領域２１は、ミコ’Ｌ ？ａ
を員２２を介してｎ形半導体基板１と同一の１！源Ｖ
ＤＤに電気的に接続されている。
を員２２を介してｎ形半導体基板１と同一の１！源Ｖ
ＤＤに電気的に接続されている。
マタ、電源接続用ｎ十拡散領域２１とｐウニル拡散領域
２３とで電源側ｐｎ接合ダイオード２４が形成されてい
る。
２３とで電源側ｐｎ接合ダイオード２４が形成されてい
る。
そして、この電源側ｐｎ接合ダイオード２４のブレーク
ダウン電圧は、Ｐ＋拡散抵抗２とｎ形半導体基板１との
間に寄生的に形成される電源側ｐ ｎ Ｆａ合ダイオー
ド１２のブレークダウン電圧よりも低い値に設定されて
いる。
ダウン電圧は、Ｐ＋拡散抵抗２とｎ形半導体基板１との
間に寄生的に形成される電源側ｐ ｎ Ｆａ合ダイオー
ド１２のブレークダウン電圧よりも低い値に設定されて
いる。
次に、第２図は第１図の装置の動作説明図である。以下
、第２図に基づいて本発明の詳細な説明する。
、第２図に基づいて本発明の詳細な説明する。
第２図において、マイナスサージが印加されると、サー
ジ電流は破線で示した電流経路２５を通ってＶＳＳから
ＶＩＮへ流れる。この際、ｐウェル拡散領域３の抵抗分
における電圧降下によって寄生トランジスタ１３がオン
になり、ｎ＋拡散領域４からｎ形半導体基板１へ電子が
流れる。これまでの動作は前記第６図の場合と同様であ
る。
ジ電流は破線で示した電流経路２５を通ってＶＳＳから
ＶＩＮへ流れる。この際、ｐウェル拡散領域３の抵抗分
における電圧降下によって寄生トランジスタ１３がオン
になり、ｎ＋拡散領域４からｎ形半導体基板１へ電子が
流れる。これまでの動作は前記第６図の場合と同様であ
る。
次に、更にサージ電流が増加すると、ｐ１拡散抵抗２に
おける電圧降下によって電源側ｐｎ接合ダイオード１２
よりも先に電源側ｐｎ接合ダイオード２４がブレークダ
ウンを起こし、破線で示した電流経路２６を通って電流
が流れる。
おける電圧降下によって電源側ｐｎ接合ダイオード１２
よりも先に電源側ｐｎ接合ダイオード２４がブレークダ
ウンを起こし、破線で示した電流経路２６を通って電流
が流れる。
この電流経路２６を通る電流は電源電極２２から外部配
線を介して流れるものであり、Ｐ＋拡散抵抗２からｎ形
半導体基板１への電子の流れは生じない。
線を介して流れるものであり、Ｐ＋拡散抵抗２からｎ形
半導体基板１への電子の流れは生じない。
第３図は上記の特性を示す図であり、実線Ａは前記第５
図の従来例の特性、破線Ｂは第１図の本発明の特性を示
す。
図の従来例の特性、破線Ｂは第１図の本発明の特性を示
す。
第３図において、従来例の場合にはサージ電流が増加す
ると、それに比例して基板に流れる電子電流が増加する
。
ると、それに比例して基板に流れる電子電流が増加する
。
しかし、本発明においては、電源側ｐｎ接合ダイオード
２４がブレークダウンを起こすまではサージ電流に比例
した電子電流がｎ形半導体基板に流れ込むが、電源側ｐ
ｎ接合ダイオード２４がブレークダウンを起こすと、サ
ージ電流は電源接続用ｎ＋拡散領域２１を介して直接電
源に流れるので、ｎ形半導体基板１に流れ込む電子電流
は増加しない。
２４がブレークダウンを起こすまではサージ電流に比例
した電子電流がｎ形半導体基板に流れ込むが、電源側ｐ
ｎ接合ダイオード２４がブレークダウンを起こすと、サ
ージ電流は電源接続用ｎ＋拡散領域２１を介して直接電
源に流れるので、ｎ形半導体基板１に流れ込む電子電流
は増加しない。
すなわち、破線Ｂで示すように、サージ電流が増加して
も基板に流れる電子電流は一定値工。以上にはならず、
従ってマイナスサージに対するラッチアップ耐量を増大
することが出来る。
も基板に流れる電子電流は一定値工。以上にはならず、
従ってマイナスサージに対するラッチアップ耐量を増大
することが出来る。
なお、上記のｎ形半導体基板１に流れ込む″（：Ｅ 、
−、（。
−、（。
電流の最大値Ｉ０を更に下げるためには、ｐ＋拡１１り
抵抗２の抵抗値を増加するのが有効である。
抵抗２の抵抗値を増加するのが有効である。
次に、第４図は本発明の第２の実施例図であり、第１図
と同符号は同一物を示す。
と同符号は同一物を示す。
第４図の装置はｐウェル拡散領域２３内に入力接続用Ｐ
＋拡散領域２７を設け、この入力接続用ｐ＋拡散領域２
７から外部配線を介してＰ＋拡散抵抗２の入力端に電気
的に接続するように構成したものである。
＋拡散領域２７を設け、この入力接続用ｐ＋拡散領域２
７から外部配線を介してＰ＋拡散抵抗２の入力端に電気
的に接続するように構成したものである。
その作用は前記第１図の場合と同様である。
なお、上記第１図及び第４図の実施例においては、Ｐ＋
拡散抵抗２とｎ形半ぶ体基板１との間に寄生的に形成さ
れる電源側ｐｎ接合ダイオード１２のブレークダウン電
圧よりも電源接続用ｎ′″拡散領域２１とｐウェル拡散
領域２３との間に構成される電源側ｐｎ１合ダイオード
２４のブレークダウン電圧の方を低くするように設定し
ているが、一般にｎ形半導体基板１よりもｐウニル拡散
須域２３の方が不純物濃度が高いので、上記のごとき特
性は通常のＣＭＯＳプロセスによって容易に達成するこ
とが出来る。
拡散抵抗２とｎ形半ぶ体基板１との間に寄生的に形成さ
れる電源側ｐｎ接合ダイオード１２のブレークダウン電
圧よりも電源接続用ｎ′″拡散領域２１とｐウェル拡散
領域２３との間に構成される電源側ｐｎ１合ダイオード
２４のブレークダウン電圧の方を低くするように設定し
ているが、一般にｎ形半導体基板１よりもｐウニル拡散
須域２３の方が不純物濃度が高いので、上記のごとき特
性は通常のＣＭＯＳプロセスによって容易に達成するこ
とが出来る。
以上説明したごとく、本発明においては、入力保護抵抗
と基板との間に寄生的に形成されるｐｎ接合ダイオード
のブレークダウン電圧よりも低い値のブレークダウン電
圧を持つｐｎ接合ダイオードを入力保護抵抗の入力側に
形成することにより。
と基板との間に寄生的に形成されるｐｎ接合ダイオード
のブレークダウン電圧よりも低い値のブレークダウン電
圧を持つｐｎ接合ダイオードを入力保護抵抗の入力側に
形成することにより。
集積度や製造工程を増加させることなしにラッチアップ
耐量を向上させることが出来るという優れた効果が得ら
れる。
耐量を向上させることが出来るという優れた効果が得ら
れる。
第１図は本発明の一実施例の断面図、第２図は第１図の
動作説明図、第３図はサージ電流と基板に流れる電子電
流との特性図、第４図は本発明の他の実施例図、第５図
は従来装置の一例図、第６図は従来装置の動作説明図で
ある。 〈符号の説明〉 １・・・ｎ形半導体基板 ２・・・Ｐ＋拡散抵抗３・
・・ｐウェル拡散領域 ４・・・ｎ１拡散領域５・・・
ｐウェル接地用Ｐ＋拡散領域 ６・・・フィールド酸化膜 ７・・・入力電極８・・・
出力電極 ９・・・接地電極１０・・・電源電
極 １１・・・接地側ｐｎ接合ダイオード １２・・・電源側ｐｎ接合ダイオード １３・・・寄生トランジスタ ２１・・・電源接続用ｎ＋拡散領域 ２２・・・電源電極 ２３・・・Ｐウェル拡散
領域２４・・・電源側ｐｎ接合ダイオード ２５．２６・・・電流経路
動作説明図、第３図はサージ電流と基板に流れる電子電
流との特性図、第４図は本発明の他の実施例図、第５図
は従来装置の一例図、第６図は従来装置の動作説明図で
ある。 〈符号の説明〉 １・・・ｎ形半導体基板 ２・・・Ｐ＋拡散抵抗３・
・・ｐウェル拡散領域 ４・・・ｎ１拡散領域５・・・
ｐウェル接地用Ｐ＋拡散領域 ６・・・フィールド酸化膜 ７・・・入力電極８・・・
出力電極 ９・・・接地電極１０・・・電源電
極 １１・・・接地側ｐｎ接合ダイオード １２・・・電源側ｐｎ接合ダイオード １３・・・寄生トランジスタ ２１・・・電源接続用ｎ＋拡散領域 ２２・・・電源電極 ２３・・・Ｐウェル拡散
領域２４・・・電源側ｐｎ接合ダイオード ２５．２６・・・電流経路
Claims (1)
- 半導体基板に形成された入力保護抵抗を有するＣＭＯＳ
構造の半導体装置において、第１導電形の半導体基板表
面近傍に形成され上記入力保護抵抗の入力端に電気的に
接続された第２導電形の第１の拡散領域と、該第１の拡
散領域の表面近傍に形成され上記半導体基板と同一電源
に接続された第１導電形の第２の拡散領域とを備え、か
つ、上記第１の拡散領域と上記第２の拡散領域との間に
に形成されるｐｎ接合のブレークダウン電圧を、上記入
力保護抵抗と上記半導体基板との間に寄生的に形成され
るｐｎ接合のブレークダウン電圧よりも低い値にしたこ
とを特徴とするＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207827A JPS6364358A (ja) | 1986-09-05 | 1986-09-05 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207827A JPS6364358A (ja) | 1986-09-05 | 1986-09-05 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364358A true JPS6364358A (ja) | 1988-03-22 |
Family
ID=16546170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207827A Pending JPS6364358A (ja) | 1986-09-05 | 1986-09-05 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364358A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990014690A1 (en) * | 1989-05-17 | 1990-11-29 | David Sarnoff Research Center, Inc. | Voltage stress alterable esd protection structure |
| JPH0360152A (ja) * | 1989-07-28 | 1991-03-15 | Nissan Motor Co Ltd | 半導体装置の入力保護回路 |
| US5010380A (en) * | 1989-05-17 | 1991-04-23 | David Sarnoff Research Center, Inc. | Voltage stress alterable ESD protection structure |
-
1986
- 1986-09-05 JP JP61207827A patent/JPS6364358A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990014690A1 (en) * | 1989-05-17 | 1990-11-29 | David Sarnoff Research Center, Inc. | Voltage stress alterable esd protection structure |
| US5010380A (en) * | 1989-05-17 | 1991-04-23 | David Sarnoff Research Center, Inc. | Voltage stress alterable ESD protection structure |
| JPH0360152A (ja) * | 1989-07-28 | 1991-03-15 | Nissan Motor Co Ltd | 半導体装置の入力保護回路 |
| JP2557984B2 (ja) * | 1989-07-28 | 1996-11-27 | 日産自動車株式会社 | 半導体装置の入力保護回路 |
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