JPS6193655A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6193655A JPS6193655A JP60214718A JP21471885A JPS6193655A JP S6193655 A JPS6193655 A JP S6193655A JP 60214718 A JP60214718 A JP 60214718A JP 21471885 A JP21471885 A JP 21471885A JP S6193655 A JPS6193655 A JP S6193655A
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- JP
- Japan
- Prior art keywords
- transistor
- mos transistor
- output terminal
- mos
- circuit
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置、特に計算機用高速、高集積論理Ｌ
ＳＩの回路に関する。
ＳＩの回路に関する。
従来高速性能の要求されるバイポーラ論理ＬＳＩでは、
論理回路としてＣＭ Ｌ （ＣｕｒｒｅｎｔＭｏｄｅ
Ｌｏｇｉｃ）もしくはこれの出力にエミッタ・フォロア
を付けた回路が用いられている。（シー・エイ・ホール
ト（Ｃ，Ａ、 Ｈｏｏｔ）著［エレクトロニック サー
キット（Ｅｌｅｃｔｒｏｎｉｃ Ｃ１ｒｃｕｉｔｓ）」
ジョン ウィリー アンド サンズ（Ｊ ｏｈｎＷｉｌ
ｌｙ ａｎｄ ５ｏｎｓ）出版２０４〜２１５頁参照。
論理回路としてＣＭ Ｌ （ＣｕｒｒｅｎｔＭｏｄｅ
Ｌｏｇｉｃ）もしくはこれの出力にエミッタ・フォロア
を付けた回路が用いられている。（シー・エイ・ホール
ト（Ｃ，Ａ、 Ｈｏｏｔ）著［エレクトロニック サー
キット（Ｅｌｅｃｔｒｏｎｉｃ Ｃ１ｒｃｕｉｔｓ）」
ジョン ウィリー アンド サンズ（Ｊ ｏｈｎＷｉｌ
ｌｙ ａｎｄ ５ｏｎｓ）出版２０４〜２１５頁参照。
）この回路は電流をつねに一定値流Ｖしておくため、消
費電力はつねに一定となり、ＬＳＩの消ｖｋ電力は集積
度に比例して増加する欠点をもっている。現在数百ゲー
トの論理ＬＳＩでも、すでに放熱の制限を受けており、
今後集積度を上げる上で大きい障害となっている。
費電力はつねに一定となり、ＬＳＩの消ｖｋ電力は集積
度に比例して増加する欠点をもっている。現在数百ゲー
トの論理ＬＳＩでも、すでに放熱の制限を受けており、
今後集積度を上げる上で大きい障害となっている。
一方低消費電力の点でＣ−ＭＯＳ （
Ｃ：ｏｍｐｌｅｍｅｎｔｏｒｙ Ｍ ＯＳ ）論理ＬＳ
Ｉが作られており（上記文献２３７〜２４８頁参照。）
、このＬＳＩでは信号処理を行なっている回路において
のみ電力が消費され、定常状態の回路では電力消費のな
い回路方式がとられている。この回路によって消費電力
は飛羅的に低減されたが、高速性能はＭＯＳトランジス
タの駆動能力がバイポーラ・トランジスタより劣るため
、上述のＣＭＬ回路を用いたＬＳＩにくらべ高速性能の
点で劣る欠点がある。消費電力が極めて小さく、かつ高
速性能を有する論理ＬＳＩは従来知られていなかった。
Ｉが作られており（上記文献２３７〜２４８頁参照。）
、このＬＳＩでは信号処理を行なっている回路において
のみ電力が消費され、定常状態の回路では電力消費のな
い回路方式がとられている。この回路によって消費電力
は飛羅的に低減されたが、高速性能はＭＯＳトランジス
タの駆動能力がバイポーラ・トランジスタより劣るため
、上述のＣＭＬ回路を用いたＬＳＩにくらべ高速性能の
点で劣る欠点がある。消費電力が極めて小さく、かつ高
速性能を有する論理ＬＳＩは従来知られていなかった。
本発明の目的は、上述の従来技術の欠点を除去し、低消
費電力でかつ高速性能をもつ回路を提供することである
。
費電力でかつ高速性能をもつ回路を提供することである
。
上記目的を達成するために、本発明による半導体装置は
、バイポーラ・トランジシスタのｐｎｐ。
、バイポーラ・トランジシスタのｐｎｐ。
ｎｐｎ各トランジスタのエミッタをそれぞれ正電源、負
電源に接続し、両コレクタ計相互に接続して出力端子と
し、上記二つのバイポーラ・トランジスタのベースはそ
れぞれｐ−ＭＯＳ、ｎ−ＭＯＳトランジスタのソースに
接続され、かつ上記二つのＭＯＳトランジスタのドレイ
ンは相互に接続されて入力端子とし、ゲート電極は出力
端子に接続されていることを要旨とする。
電源に接続し、両コレクタ計相互に接続して出力端子と
し、上記二つのバイポーラ・トランジスタのベースはそ
れぞれｐ−ＭＯＳ、ｎ−ＭＯＳトランジスタのソースに
接続され、かつ上記二つのＭＯＳトランジスタのドレイ
ンは相互に接続されて入力端子とし、ゲート電極は出力
端子に接続されていることを要旨とする。
すなわち、従来技術の欠点を除くためには、駆動能力の
大きいバイポーラ・トランジスタを用いて相補型回路を
実現すればよいが、バイポーラ・トランジスタでは、入
力となるベースが順方向に電圧が印加されると電流が流
れ、電力消費をひきおこすとともに、トランジスタが深
い飽和状態に達し、高速性能の劣化をまねく。この点を
考慮し、ベース端子と入力端子間にＭＯＳトランジスタ
を介在させ、ベース電流を抑制した点に本発明の特徴が
ある。
大きいバイポーラ・トランジスタを用いて相補型回路を
実現すればよいが、バイポーラ・トランジスタでは、入
力となるベースが順方向に電圧が印加されると電流が流
れ、電力消費をひきおこすとともに、トランジスタが深
い飽和状態に達し、高速性能の劣化をまねく。この点を
考慮し、ベース端子と入力端子間にＭＯＳトランジスタ
を介在させ、ベース電流を抑制した点に本発明の特徴が
ある。
以下に本発明の一実施例を第１図に示した回路図を用い
て一層詳しく説明する。
て一層詳しく説明する。
第１図において、入力端子１の電位がＯｖのときを考え
ると、出力端子２はｐｎｐトランジスタ３のベース・エ
ミッタ順方向電圧特性とｐ −ＭＯＳトランジスタ４の
閾電圧Ｕ丁Ｈによって定まる電位に達する、通常両者の
値を選定して、出力端子電圧が０．１〜０．４ｖとなる
ようにしておくのが望ましい。このときｐ−ＭＯＳトラ
ンジスタ４の閾電圧ＶＴＨはデイプシッション側０．１
〜０．６ｖになっているので、出力端子が０．１〜０．
４ｖに達するとｐ−ＭＯＳトランジスタは導通しなくな
り、ｐｎｐ）’ランジスタのベース電流は流れない。こ
のため、導通状態のｐｎｐトランジスタ３もほぼ遮断状
態に近く、深い飽和に達することもなく、電力消費はな
い。このときのｎ−ＭＯＳトランジスタ５は、ゲートに
正の出力端子の電圧が印加されており、導通状態にあっ
て、入力端子の電位がｎｐｎトランジスタのベースに印
加されるので、このトランジスタは遮断状態にある。
ると、出力端子２はｐｎｐトランジスタ３のベース・エ
ミッタ順方向電圧特性とｐ −ＭＯＳトランジスタ４の
閾電圧Ｕ丁Ｈによって定まる電位に達する、通常両者の
値を選定して、出力端子電圧が０．１〜０．４ｖとなる
ようにしておくのが望ましい。このときｐ−ＭＯＳトラ
ンジスタ４の閾電圧ＶＴＨはデイプシッション側０．１
〜０．６ｖになっているので、出力端子が０．１〜０．
４ｖに達するとｐ−ＭＯＳトランジスタは導通しなくな
り、ｐｎｐ）’ランジスタのベース電流は流れない。こ
のため、導通状態のｐｎｐトランジスタ３もほぼ遮断状
態に近く、深い飽和に達することもなく、電力消費はな
い。このときのｎ−ＭＯＳトランジスタ５は、ゲートに
正の出力端子の電圧が印加されており、導通状態にあっ
て、入力端子の電位がｎｐｎトランジスタのベースに印
加されるので、このトランジスタは遮断状態にある。
入力端子の電位を電源電圧Ｖｃに切換えると、上述の条
件がすべて反転し、ｐｎｐｌ’ランジスタ３とｎ−ＭＯ
Ｓトランジスタ５が導通状態に、ｎｐｎトランジスタ６
とｐ−ＭＯＳトランジスタ４が非導通となり、この状態
が保持される。
件がすべて反転し、ｐｎｐｌ’ランジスタ３とｎ−ＭＯ
Ｓトランジスタ５が導通状態に、ｎｐｎトランジスタ６
とｐ−ＭＯＳトランジスタ４が非導通となり、この状態
が保持される。
第２図は入力端子１の電圧と出力端子２の電圧との関係
を測定した結果を示す。上述の動作が確認された。第２
図から明らかな通り、本発明によれば比較的低い電圧で
動作し、しかも殆んど電圧降下がない論理回路が得られ
る。
を測定した結果を示す。上述の動作が確認された。第２
図から明らかな通り、本発明によれば比較的低い電圧で
動作し、しかも殆んど電圧降下がない論理回路が得られ
る。
第３図は第１図の回路をモノリシック化した構造により
製作したそれぞれのデバイスの断面構造を示す。すなわ
ち、（ａ）はｎｐｎトランジスタ、（ｂ）はｐｎｐトラ
ンジスタ、（ｃ）はｎ Ｍ ＯＳトランジスタ、（ｄ）
はＰＭＯＳトランジスタを断面図テ示す。ｎｐｎトラン
ジスタを従来技術で作り、ｐｎｐトランジスタをＤ Ｓ
Ａ （ＤｉｆｆｕｓｉｏｎＳ ｅｌｆ Ａ ｌｉｇｎ
）型のラテラル構造で、またＭＯＳトランジスタではソ
ースとバンクゲートを接続するためにＰ型拡散、ｎ型拡
散をおこなってデノくイスの小型化をはかったものであ
る。図中、２１１よｐ型シリコン基板、２２はｎ型埋込
み層、２３はエピタキシャル層、２４はフィールドＳｉ
Ｏ□膜、２５はコレクタ引出し用ｎ型拡散層、２６はｎ
ｐｎトランジスタのベース領域、２７はエミッタ領域、
２８．２９．３０ハソレぞれエミッタ、ベース、コレク
タの電極、３５はラテラル・トランジスタのコレクタ拡
散領域、３６はベース拡散領域、３７はエミッタ拡散領
域、４１．４２．４３はそれぞれベース、エミッタ、コ
レクタ電極、５１はｐ型拡散領域、５２はｎ型ソース領
域、５３は絶縁膜、５４は多結晶Ｓｉゲート、５５はゲ
ート絶縁膜、５６はドレイン領域、６１はソース領域、
６２は絶縁膜、６３はゲート酸化膜、６４は多結晶Ｓｉ
ゲート、６５はドレイン領域を示す。
製作したそれぞれのデバイスの断面構造を示す。すなわ
ち、（ａ）はｎｐｎトランジスタ、（ｂ）はｐｎｐトラ
ンジスタ、（ｃ）はｎ Ｍ ＯＳトランジスタ、（ｄ）
はＰＭＯＳトランジスタを断面図テ示す。ｎｐｎトラン
ジスタを従来技術で作り、ｐｎｐトランジスタをＤ Ｓ
Ａ （ＤｉｆｆｕｓｉｏｎＳ ｅｌｆ Ａ ｌｉｇｎ
）型のラテラル構造で、またＭＯＳトランジスタではソ
ースとバンクゲートを接続するためにＰ型拡散、ｎ型拡
散をおこなってデノくイスの小型化をはかったものであ
る。図中、２１１よｐ型シリコン基板、２２はｎ型埋込
み層、２３はエピタキシャル層、２４はフィールドＳｉ
Ｏ□膜、２５はコレクタ引出し用ｎ型拡散層、２６はｎ
ｐｎトランジスタのベース領域、２７はエミッタ領域、
２８．２９．３０ハソレぞれエミッタ、ベース、コレク
タの電極、３５はラテラル・トランジスタのコレクタ拡
散領域、３６はベース拡散領域、３７はエミッタ拡散領
域、４１．４２．４３はそれぞれベース、エミッタ、コ
レクタ電極、５１はｐ型拡散領域、５２はｎ型ソース領
域、５３は絶縁膜、５４は多結晶Ｓｉゲート、５５はゲ
ート絶縁膜、５６はドレイン領域、６１はソース領域、
６２は絶縁膜、６３はゲート酸化膜、６４は多結晶Ｓｉ
ゲート、６５はドレイン領域を示す。
以上説明したように、本発明の回路では定常的に流れる
電流はなく、かつ過渡時にはバイポーラ・トランジスタ
のもつ大きい駆動能力を十分発揮するので、低消費電力
で、かつ高速性能をもつＬＳＩを実現することができ、
バイポーラＬＳＩの高集積化に寄与することができる。
電流はなく、かつ過渡時にはバイポーラ・トランジスタ
のもつ大きい駆動能力を十分発揮するので、低消費電力
で、かつ高速性能をもつＬＳＩを実現することができ、
バイポーラＬＳＩの高集積化に寄与することができる。
第１図は本発明による装置の回路図、第２図は第１図に
示す回路の入力−出力特性を示す図、第３図は第１図に
示す回路をモノリシックＬＳＩに適したデバイス構造に
より実現するに最も適した各デバイス構造の断面図であ
る。 １・・・入力端子 ２・・・出力端子３・・・
ｐｎｐ トランジスタ ４・・・ｐ−ＭＯＳトランジスタ ５・・・ｎ−ＭＯＳトランジスタ ６・・・ｎｐｎトランジスタ ２１・・・Ｐ型シリコン基板 ２２・・・ｎ型埋込み層
２３・・・エピタキシャル層 ２４・・・フィールドＳ
ｉ○２膜２５・・・コレクタ引出し用ｎ型拡散層２６・
・・ｎｐｎトランジスタのベース領域２７・・・エミッ
タ領域 ２８．２９．３０・・・それぞれエミッタ、ベース、コ
レクタ電極 ３５・・・ラテラル・トランジスタのコレクタ拡散領域
３６・・・ベース拡散領域 ３７・・・エミッタ拡散
領域４１．４２．４３・・・それぞれベース、エミッタ
、コレクタ電極 ５１・・・ｐ型拡散領域 ５２・・・ｎ型ソース領
域５３・・・絶縁膜５４・・・多結晶Ｓｉゲート５５・
・・ゲート絶縁膜 ５６・・・ドレイン領域６１・
・・ソース領域 ６２・・・絶縁膜６３・・・ゲ
ート酸化膜 ６４・・・多結晶Ｓｉゲート６５・・
・ドレイン領域
示す回路の入力−出力特性を示す図、第３図は第１図に
示す回路をモノリシックＬＳＩに適したデバイス構造に
より実現するに最も適した各デバイス構造の断面図であ
る。 １・・・入力端子 ２・・・出力端子３・・・
ｐｎｐ トランジスタ ４・・・ｐ−ＭＯＳトランジスタ ５・・・ｎ−ＭＯＳトランジスタ ６・・・ｎｐｎトランジスタ ２１・・・Ｐ型シリコン基板 ２２・・・ｎ型埋込み層
２３・・・エピタキシャル層 ２４・・・フィールドＳ
ｉ○２膜２５・・・コレクタ引出し用ｎ型拡散層２６・
・・ｎｐｎトランジスタのベース領域２７・・・エミッ
タ領域 ２８．２９．３０・・・それぞれエミッタ、ベース、コ
レクタ電極 ３５・・・ラテラル・トランジスタのコレクタ拡散領域
３６・・・ベース拡散領域 ３７・・・エミッタ拡散
領域４１．４２．４３・・・それぞれベース、エミッタ
、コレクタ電極 ５１・・・ｐ型拡散領域 ５２・・・ｎ型ソース領
域５３・・・絶縁膜５４・・・多結晶Ｓｉゲート５５・
・・ゲート絶縁膜 ５６・・・ドレイン領域６１・
・・ソース領域 ６２・・・絶縁膜６３・・・ゲ
ート酸化膜 ６４・・・多結晶Ｓｉゲート６５・・
・ドレイン領域
Claims (1)
- バイポーラ・トランジシスタのｐｎｐ、ｎｐｎ各トラ
ンジスタのエミッタをそれぞれ正電源、負電源に接続し
、両コレクタを相互に接続して出力端子とし、上記二つ
のバイポーラ・トランジスタのベースはそれぞれｐ−Ｍ
ＯＳ、ｎ−ＭＯＳトランジスタのソースに接続され、か
つ上記二つのＭＯＳトランジスタのドレインは相互に接
続されて入力端子とし、ゲート電極は出力端子に接続さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214718A JPS6193655A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214718A JPS6193655A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6193655A true JPS6193655A (ja) | 1986-05-12 |
| JPH0321098B2 JPH0321098B2 (ja) | 1991-03-20 |
Family
ID=16660470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214718A Granted JPS6193655A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948994A (en) * | 1987-10-09 | 1990-08-14 | Hitachi, Ltd. | Semiconductor circuit for driving the base of a bipolar transistor |
| US5028978A (en) * | 1990-09-27 | 1991-07-02 | Hall John H | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate |
| US5311078A (en) * | 1991-11-12 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit and semiconductor device |
-
1985
- 1985-09-30 JP JP60214718A patent/JPS6193655A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948994A (en) * | 1987-10-09 | 1990-08-14 | Hitachi, Ltd. | Semiconductor circuit for driving the base of a bipolar transistor |
| US5028978A (en) * | 1990-09-27 | 1991-07-02 | Hall John H | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate |
| US5311078A (en) * | 1991-11-12 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321098B2 (ja) | 1991-03-20 |
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