KR890005033Y1 - Cmos집적회로에서의 대전류 출력회로 - Google Patents

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Abstract

내용 없음.

Description

CMOS집적회로에서의 대전류 출력회로
제1도는 종래의 CMOS집적회로의 출력회로.
제2도는 본 고안에 의한 새로운 출력회로.
제3도는 제2도에서의 NPN트랜지스터의 구조의 수직 단면도.
* 도면의 주요부분에 대한 부호의 설명
P1-P2: P형MOS트랜지스터
N1-N2: N형MOS트랜지스터
Q2: NPN트랜지스터
1 : NPN트랜지터의 콜렉터 전극 접점용의 N+확산충
2 : NPN트랜지스터의 베이스 전극 접점용의 P+확산층
3 : NPN트랜지스터의 에미터 전극 접점용의 N+확산층
4 : NPN트랜지스터의 베이스영역을 결정짓는 P-확산층
5 : NPN트랜지스터의 콜렉터영역에 해당하는 N-실리콘 기판
본 고안은 출력용량이 모자라는 CMOS반전기로 된 출력회로에서, MOS트랜지스터 대신 NPN바이폴라 트랜지스터를 사용함으로써 CMOS집적회로에서 집적도를 높이고 대용량의 출력전류를 제공할 수 있는 출력회로에 관한 것이다.
종래의 CMOS집적회로의 출력회로가 도시된 제1도에서 보면, 출력회로 2개의 반전기로 구성되어 있는데, P1과P2는 P형 MOS트랜지스터이고 N1, N2는 N형 MOS트랜지스터이다. 즉, MOS트랜지스터(P1, N1)은 제1반전기를 MOS트랜지스터(P2, N2)는 제2반전기를 구성하고있다
입력(Vin)에 한계전압보다 작은 전압이 걸리면 P형 트랜지스터(P1)은 온되고, N형 트랜지스터(N1)은 오프된다.
그러므로 제1CMOS반전기의 출력은 전원전압(VDD)와 같고, 이 출력은 제2CMOS반전기의 입력에 인가되어서 P형 트랜지스터(P2)는 오프되고, N형 트랜지스트(N2)는 온상태가 된다. 이때의 출력전압(Vout)은 0가 된다.
반대로, 입력(Vin)에 전원전압(VDD)가 인가되면, P형 트랜지스터(P1)은 오프되고 N형 트랜지스터 (N1)은 온 되어서 제1CMOS반전기의 출력은 0가 된다.
이 출력이 제2CMOS반전기의 입력에 인가되면, P형 트랜지스터 (P2)는 온 되고, N형 트랜지스터(N2)는 오프상태가 되어서 출력전압(Vout)는 전원전압(VD)와 같게 된다.
그런데, 이와 같은 구조를 가진 CMOS출력회로의 출력전류를 계전기로 동작시키거나 많은 회로의 입력으로 써야할 경우에는 출력 전류용량이 모자라게 되며, 이를 보상하려면 출력용 MOS트랜지스터를 크게 만들어야 하므로 집적회로 내의 집적도가 낮아지는 문제점이 있다.
본 고안은 상기한 문제점을 해결하기 위해 안출된 것으로, 출력회로에서 MOS트랜지스터 대신 NPN형 바이폴라 트랜지스터를 집적시켜 적은 칩의 크기로 큰 전류를 제공하는 것이 본 고안의 목적이다.
이하에 첨부된 제2도 및 제3도에 의하여 본 고안의 실시예를 상세히 설명한다.
제2도를 참조하면, NPN형 트랜지스터(Q2)의 베이스는 입력(Vin)과 연결되어 있고, 콜렉터는 전원(VDD)에 연결되어 있으며, 에미터는 N형 MOS트랜지스터(N2)의 드레인과 함께 결합하여 출력(Vout)에 연결되어있다.
N형 MOS트랜지터(N2)의 소오스는 접지와 연결되어 있고, 게이트는 CMOS제1반전기의 출력과 연결되어 있다.
N형 MOS트랜지스터(N2)의 게이트에 연결도 있고, 각각의 게이트는 합께 입력(Vin)에 연결되어 있으며, N형 채널 MOS트랜지스터(N1)의 소오스는 접지에 그리고 P형 MOS트랜지스터(P1)의 소오스는 전원(VDD)에 연결되어 있다.
제3도를 참조하면, NPN형 바이폴라 트랜지스터(Q2)의 콜렉터 영역은 N-실리콘기판(5)인데, 외부의 연결선(C)과의 무저항 접합을 위해서 N+확산층(1)이 필요하게 된다.
베이스영역은P-확산층(4)인데 마찬가지로 여기서도 외부연결선(B)과의 무저항 접합을 위해서P+확산층(2)이 필요하게 된다.
에미터영역은 N+확산층(3)이 되는데, 이것은 또한 외부연결선(E)과의 무저항 접합으로도 사용된다.
이와 같은 구성을 가진 본 고안의 회로에 있어서, 입력(Vin)에 한계전압보다 낮은 전압이 인가되면, P형 트랜지스터(P1)은 온이 되고, N형 트랜지스터(N1)는 오프가 되며, NPN형 바이폴라 트랜지스터(Q2)도 오프가 된다.
제1반전기의 출력은 전원전압(VDD)와 같게 되고, N형 트래지스터(N2)는 온이된다. 그러므로 출력전압(Vout)은 0가 된다.
이와는 반대로, 입력(Vin)에 전원전압이 인가되면, P형 트랜지스터(P1)는 오프가 되고, N형 트랜지스터(N1)는 온상태가 되며 NPN바이폴라트랜지스터(Q2)도 온이 된다.
제1반전기의 출력은 0가되며, N형 트랜지스터 (N2)는 오프가 된다. 그러므로 출력전압(Vout)은 전원전압(VDD)와 같이된다.
상기한 출력신호를 CMOS집적회로에 사용하면, MOS트래지스터(P2)가 도통되었을때 흐르는 전류의 양보다 바이폴라 트랜지스터(Q2)가 도통되었을때 흐르는 전류의 양이 훨씬 크게 된다.
이로 인해서 외부에 전류증폭용으로 부가되었던 바이폴라 트랜지스터가 필요 없게 되고, 출력단자의 수가 많으면 많을수록 절감되는 트랜지스터도 많아지게 되며, 외부회로가 간단해지므로 생산성이 높아진다.
그러므로 적은크기로 큰 출력전류용량을 제공할 수 있게 되며, 결과적으로 집적회로의 집적도가 높아지게 된다.

Claims (2)

  1. P형 MOS트래지스터(P1) 및 N형 MOS트랜지스터(N1)로 이루어진 제1반전기와, P형MOS트랜지스터(P2) 및 N형MOS트랜지스터(N2)로 이루어진 제2반전기를 포함하여 구성된 CMOS출력회로에 있어서, 상기한 P형MOS트랜지스터(P2) 대신에 CMOS집적회로에 구성할 수 있는 내부구조를 가진 바이폴라형 NPN트랜지스터(Q2)를 설치하되, NPN트랜지스터(Q2)의 베이스를 입력(Vin)에, 콜렉터를 전원(VDD)에 에미터를 상기한 N형 MOS트랜지스터(N2)드레인에 각각 연결하여 상기의 에미터 단자를 출력단자(Vout)로 인출한 것을 특징으로 하는 CMOS집적회로에서의 대전류 출력회로.
  2. 제1항에 있어서, 상기한 바이폴타형 NPN트랜지스터(Q2)는 콜렉터영역을 형성하는 N-실리콘기판(5)과, 상기 콜렉터영역과 외부의 연결선(C)과의 무저항 접합을 위해 설치된 N+확산층(1)과 베이스 영역을 형성하는 P-확산층(4)과, 상기 베이스영역과 외부의 연결선 (B)과의 무저항 접합을 위해서 설치된 P+확산층(2)과, 에미터영역을 형성하는 동시에 외부연결선(E)과의 무저항 접합으로도 사용되는 N+확산층(3)등을 포함하여 구성되는 것을 특징으로 하는 CMOS집적회로에서의 대전류 출력회로.
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