JPS58207672A - 半導体装置 - Google Patents
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- JPS58207672A JPS58207672A JP7017583A JP7017583A JPS58207672A JP S58207672 A JPS58207672 A JP S58207672A JP 7017583 A JP7017583 A JP 7017583A JP 7017583 A JP7017583 A JP 7017583A JP S58207672 A JPS58207672 A JP S58207672A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はMOS技術で製作可能な半導体装置、例えばバ
イポーラ形トランジスタの機能および旧姓を有しかつM
OS技術で製作可能な半導体装置に関する。
イポーラ形トランジスタの機能および旧姓を有しかつM
OS技術で製作可能な半導体装置に関する。
公知技術の説明:
最近の電子集積回路の発達によって、同じ回路でアナロ
グおよびディ・ジタルの機能を実現できるようにするこ
とへの興味が増加している。
グおよびディ・ジタルの機能を実現できるようにするこ
とへの興味が増加している。
バイポーラ形の技術は純粋にアナログ形の回路にス・1
してかなりの興味があるが、MOS技術は回路のディ、
フタル形の部分が重要な場合に有利である。バイポーラ
技術とMOS技術との利点を組合わせるために多くの試
みがなされているが、これらの試みによっては現在の製
作過程を修正しなければならないか、またはかなり応用
範囲が制限された装置しか得られない。バイポーラ形の
装置とMOS形の装置とを集積できる修正された製作過
程の例は、ジャーナル オブ エレクトロケミカル ソ
サイテイー、第1218i8壮、1971年8月号に記
載されたM、DarwishとR,Taubenest
による” CMOS アンド コンプリメンクリ ア
イソレイテッド バイポーラトランジスタ モノリシン
ク インテグレーション プロセス”に示さ扛ており、
また工EKEジャーナル オプ ソリッドステート サ
ーキツツ、sc −第13巻、第6号、1978年1
2月号に記載された0tto H,5hade Jr、
による゛′パイモス マイクロノξワー ICs ”に
示すれている。実際に製作過程の修正には、費用がかが
りしかつ回路の歩どまりを低下させる補助的な製作ステ
ップを必要とする。MOS技術で構成できるバイポーラ
形の装置は、例えば1EEIIGジヤーナル オプ ソ
リッドステート サーキツツ、sc−第13巻、第6号
、1978年12月号に記載されたY&nn1s P、
Tsividisらによる°’ A MOS !ルテー
ジ レファランス2′、および同誌sc−箱14−巻、
第3号、1979年6月号に記載されたEr1c R,
Vittozらによる“アローポルチー) 0MO8
バンドギャップ レファランス”によって、すでに提案
されている。 前記刊行物に記載された装置で屡々゛基
体に形成されたMO8Lランジスタ″と呼ばれるものを
第1図に示す。p形の僧形拡散部分はn形の基体1内に
形成されている。槽Jlt拡散部分内のn+ 拡散ゾー
ン牛は、エミッタとして構成された電極Eに接続されて
おり、僧形拡散部分2はベース電極Bに接続されており
、まだ基体はコレクタ電極Cに接続されている。このよ
うにして形成されたバイポーラ形トランジスタは、コレ
クタCを基体の電位にしかつこの基体を電1JJ4’i
のプラス電圧に接続する。斯様な装置の応用範囲は限定
されている。
してかなりの興味があるが、MOS技術は回路のディ、
フタル形の部分が重要な場合に有利である。バイポーラ
技術とMOS技術との利点を組合わせるために多くの試
みがなされているが、これらの試みによっては現在の製
作過程を修正しなければならないか、またはかなり応用
範囲が制限された装置しか得られない。バイポーラ形の
装置とMOS形の装置とを集積できる修正された製作過
程の例は、ジャーナル オブ エレクトロケミカル ソ
サイテイー、第1218i8壮、1971年8月号に記
載されたM、DarwishとR,Taubenest
による” CMOS アンド コンプリメンクリ ア
イソレイテッド バイポーラトランジスタ モノリシン
ク インテグレーション プロセス”に示さ扛ており、
また工EKEジャーナル オプ ソリッドステート サ
ーキツツ、sc −第13巻、第6号、1978年1
2月号に記載された0tto H,5hade Jr、
による゛′パイモス マイクロノξワー ICs ”に
示すれている。実際に製作過程の修正には、費用がかが
りしかつ回路の歩どまりを低下させる補助的な製作ステ
ップを必要とする。MOS技術で構成できるバイポーラ
形の装置は、例えば1EEIIGジヤーナル オプ ソ
リッドステート サーキツツ、sc−第13巻、第6号
、1978年12月号に記載されたY&nn1s P、
Tsividisらによる°’ A MOS !ルテー
ジ レファランス2′、および同誌sc−箱14−巻、
第3号、1979年6月号に記載されたEr1c R,
Vittozらによる“アローポルチー) 0MO8
バンドギャップ レファランス”によって、すでに提案
されている。 前記刊行物に記載された装置で屡々゛基
体に形成されたMO8Lランジスタ″と呼ばれるものを
第1図に示す。p形の僧形拡散部分はn形の基体1内に
形成されている。槽Jlt拡散部分内のn+ 拡散ゾー
ン牛は、エミッタとして構成された電極Eに接続されて
おり、僧形拡散部分2はベース電極Bに接続されており
、まだ基体はコレクタ電極Cに接続されている。このよ
うにして形成されたバイポーラ形トランジスタは、コレ
クタCを基体の電位にしかつこの基体を電1JJ4’i
のプラス電圧に接続する。斯様な装置の応用範囲は限定
されている。
発明の目的:
それ数本発明の1つの目的は、標準的なMO8技術によ
って製作可能でありかつ公知の装置のように応用範囲が
限定されないバイポーラ形トランジスタの特性を有する
半導体装置を提供することである。
って製作可能でありかつ公知の装置のように応用範囲が
限定されないバイポーラ形トランジスタの特性を有する
半導体装置を提供することである。
発明の構成:
MO3技術によって製作されかつバイポーラ形トランジ
スタの機能を有する本発明による半導体装置は、所定の
導電形の半導体材料の表面に、逆の導電形の少なくとも
1つの第1の領域と第2の領域とを有し、第1および第
2の領域は導電性ゲートで覆われた半導体材料のゾーン
によって相互に分離されており、導電性ゲートは絶縁層
によって半導体材料から絶縁されており、壕だ半導体材
料と同じ導電形の第3の領域を有し、第1、第2、およ
び第3の領域はそれぞれエミッタ電極、コレクタ電極、
およびベース電極に接続されており、その場合前記ゲー
トは前記ゾーンの表面上で導電形の反転を阻止するよう
に電圧が加えられており、第1の領域と半導体材料とに
よって形成される接合部は順方向に電圧が加えられ、か
つパイ、I?−ラ形トランジスタの作用を有するように
構成されかつ電圧が加えられている。
スタの機能を有する本発明による半導体装置は、所定の
導電形の半導体材料の表面に、逆の導電形の少なくとも
1つの第1の領域と第2の領域とを有し、第1および第
2の領域は導電性ゲートで覆われた半導体材料のゾーン
によって相互に分離されており、導電性ゲートは絶縁層
によって半導体材料から絶縁されており、壕だ半導体材
料と同じ導電形の第3の領域を有し、第1、第2、およ
び第3の領域はそれぞれエミッタ電極、コレクタ電極、
およびベース電極に接続されており、その場合前記ゲー
トは前記ゾーンの表面上で導電形の反転を阻止するよう
に電圧が加えられており、第1の領域と半導体材料とに
よって形成される接合部は順方向に電圧が加えられ、か
つパイ、I?−ラ形トランジスタの作用を有するように
構成されかつ電圧が加えられている。
また本発明によれば半導体装置は、第1の導電形の半導
体基体内に、第2の導電形のトランジスタのソースとド
レインとを構成する第2の導電形の領域を有し、また前
記半導体基体内に、内部に第1・の導電形の領域が形成
された少なくとも1つの第2の導電形の僧形の拡散部分
を有し、第1の導電形の領域は第1の導電形のトラン、
ノスタのソースとドレインとを形成しており、第2の導
電形の領域を分離している基体のゾーンの上方に載置さ
れかつ第1の導電形の領域を分離している僧形の拡散部
分のゾーンの上方に載置されかつ絶縁さ、れたゲートと
共に電界効果トラン、ノスタを形成するように設けられ
たゲート電極を有する、その場合少なくとも1つのトラ
ンジスタのソースはそのソースとそれが形成された基体
または僧形拡散部分とによって形成される接合部を導電
性にするような電圧を加エラ扛、相応するトランジスタ
のゲートは相応するトランジスタのチャネルゾーン内で
導電形の反転を阻止するような電圧を加えられ、更に相
応するトラン、ノスタは、エミッタがソースに対応しか
つコレクタとベースがそれぞ扛、ドレインと相応するト
ランジスタの基体または僧形拡散部分とに対応するバイ
ポーラ形トランジスタの特性を有する、半導体装置を構
成している。
体基体内に、第2の導電形のトランジスタのソースとド
レインとを構成する第2の導電形の領域を有し、また前
記半導体基体内に、内部に第1・の導電形の領域が形成
された少なくとも1つの第2の導電形の僧形の拡散部分
を有し、第1の導電形の領域は第1の導電形のトラン、
ノスタのソースとドレインとを形成しており、第2の導
電形の領域を分離している基体のゾーンの上方に載置さ
れかつ第1の導電形の領域を分離している僧形の拡散部
分のゾーンの上方に載置されかつ絶縁さ、れたゲートと
共に電界効果トラン、ノスタを形成するように設けられ
たゲート電極を有する、その場合少なくとも1つのトラ
ンジスタのソースはそのソースとそれが形成された基体
または僧形拡散部分とによって形成される接合部を導電
性にするような電圧を加エラ扛、相応するトランジスタ
のゲートは相応するトランジスタのチャネルゾーン内で
導電形の反転を阻止するような電圧を加えられ、更に相
応するトラン、ノスタは、エミッタがソースに対応しか
つコレクタとベースがそれぞ扛、ドレインと相応するト
ランジスタの基体または僧形拡散部分とに対応するバイ
ポーラ形トランジスタの特性を有する、半導体装置を構
成している。
実施例の説明:
次に本発明を図示の実施例につき詳しく説明する。
i2a図は本発明による標準的なMO8技術を用いて製
イ牟可能でありかつ適IEな方法で電極に電圧を加えた
際バイポーラ形トラン・ジスタの特性が得られる装置を
示す。n形の基体10内に、例えば拡散に、よって製作
されるP形の拡散部分11が形成されている。P+ 形
の拡散部分を介して僧形拡散部分11はベース電極Bに
接続されており、また2つのn+ 形の拡散部分゛は、
そのうちの1つ14がエミッタ電極Eに接続されており
かつ他方の拡散部分13はコレクタ電極Cに接続されて
いる。金属またはドーピングされた多結晶シリコンで゛
形成されたゲート16は、拡散部分13と1牛との間の
スペースの上部で酸化・絶縁体15上に設けられている
。このゲートはゲート電極Gに接続されている。基体1
0はn十形の拡散部分17によって電極Sに接続されて
いる。本発明の装置の構成はゲート16を設けた点で、
第1図に示しだ公知の装置の構成とは異なる。本発明に
ょ扛ばゲート電極Gは、拡散部分13および1牛間にあ
るゾーンの導電形の反転を阻止するのに十分なマイナス
の電位にされる。そしてp−n接合部即ち櫂形拡散部分
11と基体10間は逆方向にバイアスされている。エミ
ッタ接合部措−pが順方向にバイアスされていると、電
子は(ベース電極Bに接続された)構形拡散部分11に
放出される。これらの電子の部分はコレクタCに集めら
れる(フレフタ接合部n+−pは逆方向にバイアスされ
ている)。斯様なバイポーラ形トラン′ジスタにおいて
、そ汎ぞれエミッタ電流およびコレクタ電流を工 およ
び1゜にて表わした場合、電流利得α = ICE
で表わされ、また基体1工E Oによ?て果物られる電流を稲 で表わした場の場合常
にαC+αs<1である。また後述すを非常に大きな会
にすることができ、半導体装置は実用上完全に使用でき
るようになる。
イ牟可能でありかつ適IEな方法で電極に電圧を加えた
際バイポーラ形トラン・ジスタの特性が得られる装置を
示す。n形の基体10内に、例えば拡散に、よって製作
されるP形の拡散部分11が形成されている。P+ 形
の拡散部分を介して僧形拡散部分11はベース電極Bに
接続されており、また2つのn+ 形の拡散部分゛は、
そのうちの1つ14がエミッタ電極Eに接続されており
かつ他方の拡散部分13はコレクタ電極Cに接続されて
いる。金属またはドーピングされた多結晶シリコンで゛
形成されたゲート16は、拡散部分13と1牛との間の
スペースの上部で酸化・絶縁体15上に設けられている
。このゲートはゲート電極Gに接続されている。基体1
0はn十形の拡散部分17によって電極Sに接続されて
いる。本発明の装置の構成はゲート16を設けた点で、
第1図に示しだ公知の装置の構成とは異なる。本発明に
ょ扛ばゲート電極Gは、拡散部分13および1牛間にあ
るゾーンの導電形の反転を阻止するのに十分なマイナス
の電位にされる。そしてp−n接合部即ち櫂形拡散部分
11と基体10間は逆方向にバイアスされている。エミ
ッタ接合部措−pが順方向にバイアスされていると、電
子は(ベース電極Bに接続された)構形拡散部分11に
放出される。これらの電子の部分はコレクタCに集めら
れる(フレフタ接合部n+−pは逆方向にバイアスされ
ている)。斯様なバイポーラ形トラン′ジスタにおいて
、そ汎ぞれエミッタ電流およびコレクタ電流を工 およ
び1゜にて表わした場合、電流利得α = ICE
で表わされ、また基体1工E Oによ?て果物られる電流を稲 で表わした場の場合常
にαC+αs<1である。また後述すを非常に大きな会
にすることができ、半導体装置は実用上完全に使用でき
るようになる。
第2b図は異なった値のゲーI・電圧VG に対して
、コレクタ電流如 の変化をエミッタEに加えられb電
位の関数として示す。すべての電位を構形拡散部分11
に関連して定めた場合、コレクタは2vの固定電圧に保
持さnlがっ電極Sには、構形拡散部分と基体との間の
接合部を阻止するためにプラスの電圧が加えられる。
、コレクタ電流如 の変化をエミッタEに加えられb電
位の関数として示す。すべての電位を構形拡散部分11
に関連して定めた場合、コレクタは2vの固定電圧に保
持さnlがっ電極Sには、構形拡散部分と基体との間の
接合部を阻止するためにプラスの電圧が加えられる。
ゲートにプラ、スの電圧が加えられた場合(曲線I 、
vG= 0.5 V ) 、装置はMosトラン・ジ
スタとして動作する。ゲート電圧が零の場合(曲線11
、VG =Qv)、エミッタ電位のマイナスの値に対し
て同じ形の変化が得られる。他方ではゲートが−1,2
vより相当低い負の電位にした場合(曲HB 、 vG
−−1,5V )、−rし、クタ電流工Cとエミッタ電
圧−VE との間の関係はゲート電圧VQ に無関
係になり、大きな電流値においても指数関数的特性が保
持される。一方MOSト、ランジスタ(曲m1および曲
線■)お−場合、この関係はに−UT より小さな電流
値に対してのみ指数関数的特性を示す(この場合にはト
ランジスタの幾何学的構成と製作技術とに依存する係数
、またU ==l(、T/ は絶対温度に比T
q 例する熱力学的電圧である)。Mosトランジスタに対
して、電圧値に−U は小さな反転状態と大きな反転
状態との間の機能的限界を定める。それ故ゲート電圧が
十分にマイナスである場合、第2a図に示す装置はバイ
ポーラ形トランジスタのように作動される。
vG= 0.5 V ) 、装置はMosトラン・ジ
スタとして動作する。ゲート電圧が零の場合(曲線11
、VG =Qv)、エミッタ電位のマイナスの値に対し
て同じ形の変化が得られる。他方ではゲートが−1,2
vより相当低い負の電位にした場合(曲HB 、 vG
−−1,5V )、−rし、クタ電流工Cとエミッタ電
圧−VE との間の関係はゲート電圧VQ に無関
係になり、大きな電流値においても指数関数的特性が保
持される。一方MOSト、ランジスタ(曲m1および曲
線■)お−場合、この関係はに−UT より小さな電流
値に対してのみ指数関数的特性を示す(この場合にはト
ランジスタの幾何学的構成と製作技術とに依存する係数
、またU ==l(、T/ は絶対温度に比T
q 例する熱力学的電圧である)。Mosトランジスタに対
して、電圧値に−U は小さな反転状態と大きな反転
状態との間の機能的限界を定める。それ故ゲート電圧が
十分にマイナスである場合、第2a図に示す装置はバイ
ポーラ形トランジスタのように作動される。
第3a図と第3b図はコレラ、り拡散部分13がエミッ
タ拡散部分1牛を完全に包囲している本発明による装置
の変形例を゛示す8第3b図はゲート−16と櫂形拡散
部分11内、に形成された拡散部分12.13および1
4との配置を示す。斯様な配置により基体におけるトラ
ンジスタを犠牲にしてレナシル・バイポーラ形トラン、
ジスタを有利に形成でき、1μ′Aのエミッタ電流上□
で50位の典型的な電流利得値βを得ることができる
3、 斯様に大きな利得が得られることは、Mosトランジス
タと組合わされた前述の構成が特にアナログ処理の用途
に利用できることを示す。エミッターベース電圧の関数
としてのエミッタ電流の指数関数的特性を有することと
共に、斯様なバイポーラ形の構成はMOS形の構成に比
べて、容易に整合されかつ容易に同一のものを製作でき
かつ周波数雑音指数の低いものが得られるので有利であ
る。
タ拡散部分1牛を完全に包囲している本発明による装置
の変形例を゛示す8第3b図はゲート−16と櫂形拡散
部分11内、に形成された拡散部分12.13および1
4との配置を示す。斯様な配置により基体におけるトラ
ンジスタを犠牲にしてレナシル・バイポーラ形トラン、
ジスタを有利に形成でき、1μ′Aのエミッタ電流上□
で50位の典型的な電流利得値βを得ることができる
3、 斯様に大きな利得が得られることは、Mosトランジス
タと組合わされた前述の構成が特にアナログ処理の用途
に利用できることを示す。エミッターベース電圧の関数
としてのエミッタ電流の指数関数的特性を有することと
共に、斯様なバイポーラ形の構成はMOS形の構成に比
べて、容易に整合されかつ容易に同一のものを製作でき
かつ周波数雑音指数の低いものが得られるので有利であ
る。
第4a図以下の図は本発明によるMOS )ランジスタ
とバイポーラ形トランジスタとに関連してatφOS技
術で製作可能な回路の例を数種顕示す。第18図は入力
電流上1と出力電流上2とを有するカレントミラー回路
を示す。トランジスタTQ、’TIおよびT2は一′1
−チャネル形Mosトランジスタであり、またQlとQ
2は本発明によるバイポーラ形トランジスタである。バ
イポーラ形l・ランジスタの回路記号は第2c図に示さ
れている3、MOS iラン・ノスタTOはトランジス
タQ1とQ2のベース電流を供給する。1・ランノスタ
Q1とQ2はそれぞれMOS トランジスタと直列に接
続されている、ff1JちT1とT2はそれぞれQlお
よびQ2と直列に接続されている。QlとQ2のエミッ
タは電源のマイナス端子に接続されている。Toのドレ
インと回路が製作されている基体とは電源のプラス端子
に接続さ扛ている。、QlとQ2のゲートは、ダイオー
ド101および102とコンデンサ100および103
とによって構成されたクランプ回路によって、エミッタ
に対して負の電圧が加えら荘、端子110に供給さnる
方ノビ波信号を加えられる。一方でトランジスタT1と
T2、かつ他方ではQlとQ2が同一特性であれば、出
力電流工2は入力電流工1に等しい。第4b図は第4−
a図に示した回路におけるトランジスタT1とQlの集
積構成を示す。n形の基体200はn十形の拡散部分2
20を介して電源のプラスの端子に接続されている。P
形の構形拡散部分210内で、トランジスタQ1はトラ
ンジスタT1と共に同心形構造を有する。櫂形拡散部分
210はトラン・ジスタQ1に対スルベース電極として
用いられる6、トランジスタT2とQ2はTi および
Qj−のような他の組のトランジスタと同しように、構
形拡散部分210内に同し方法で形成することができる
。斯様なカレントミラー回路で測定される対称性即ち電
流工1および工2の等しさは、MOSトラン、ジスタだ
けを用いた同じ入力電流工1で作動される等化な回路の
対称性に比べて4〜5倍も良好である。
とバイポーラ形トランジスタとに関連してatφOS技
術で製作可能な回路の例を数種顕示す。第18図は入力
電流上1と出力電流上2とを有するカレントミラー回路
を示す。トランジスタTQ、’TIおよびT2は一′1
−チャネル形Mosトランジスタであり、またQlとQ
2は本発明によるバイポーラ形トランジスタである。バ
イポーラ形l・ランジスタの回路記号は第2c図に示さ
れている3、MOS iラン・ノスタTOはトランジス
タQ1とQ2のベース電流を供給する。1・ランノスタ
Q1とQ2はそれぞれMOS トランジスタと直列に接
続されている、ff1JちT1とT2はそれぞれQlお
よびQ2と直列に接続されている。QlとQ2のエミッ
タは電源のマイナス端子に接続されている。Toのドレ
インと回路が製作されている基体とは電源のプラス端子
に接続さ扛ている。、QlとQ2のゲートは、ダイオー
ド101および102とコンデンサ100および103
とによって構成されたクランプ回路によって、エミッタ
に対して負の電圧が加えら荘、端子110に供給さnる
方ノビ波信号を加えられる。一方でトランジスタT1と
T2、かつ他方ではQlとQ2が同一特性であれば、出
力電流工2は入力電流工1に等しい。第4b図は第4−
a図に示した回路におけるトランジスタT1とQlの集
積構成を示す。n形の基体200はn十形の拡散部分2
20を介して電源のプラスの端子に接続されている。P
形の構形拡散部分210内で、トランジスタQ1はトラ
ンジスタT1と共に同心形構造を有する。櫂形拡散部分
210はトラン・ジスタQ1に対スルベース電極として
用いられる6、トランジスタT2とQ2はTi および
Qj−のような他の組のトランジスタと同しように、構
形拡散部分210内に同し方法で形成することができる
。斯様なカレントミラー回路で測定される対称性即ち電
流工1および工2の等しさは、MOSトラン、ジスタだ
けを用いた同じ入力電流工1で作動される等化な回路の
対称性に比べて4〜5倍も良好である。
第5図はバイポーラ形トランジスタを直接にn形基体上
〆形成した他のカレントミラー回路を示し、これらのバ
イポーラ形トランジスタはp−n−p形である。Q3と
Q4とのゲート電極Gは、回路の外部の電源によるかま
たは第48図に類似のクランプ回路を用いて、基体(Q
3とQ牛のベース)の電位に比べて大きなプラスの電位
が加えられる。このGに加えらnる電位は抵抗Rを流れ
る電流工R’を発生するために用いられる。この電流工
Rは、T3とT4−によって生ずる電流工3とQ3およ
びQ/i−のエミッタ電流との和に等しい。Q3のコレ
クタと回路のマイナスの給電端子との間に電圧U1が加
えられかつトランジスタQ3とQ4が同一特性のもので
ある場合、Q4のコレクタではQ3のコレクタ電6流・
11に等しい出力電流工2が得ら才する。
〆形成した他のカレントミラー回路を示し、これらのバ
イポーラ形トランジスタはp−n−p形である。Q3と
Q4とのゲート電極Gは、回路の外部の電源によるかま
たは第48図に類似のクランプ回路を用いて、基体(Q
3とQ牛のベース)の電位に比べて大きなプラスの電位
が加えられる。このGに加えらnる電位は抵抗Rを流れ
る電流工R’を発生するために用いられる。この電流工
Rは、T3とT4−によって生ずる電流工3とQ3およ
びQ/i−のエミッタ電流との和に等しい。Q3のコレ
クタと回路のマイナスの給電端子との間に電圧U1が加
えられかつトランジスタQ3とQ4が同一特性のもので
ある場合、Q4のコレクタではQ3のコレクタ電6流・
11に等しい出力電流工2が得ら才する。
第6図は電流源として使用可能な回路を示す、この回路
は良好に整合されかつバイポーラ形トランジスタの指数
関数的特性を有するので有利である− トラン、ジスタ
Q5〜Q717)ベース電流を無視すれば、トランジス
タQ5とQ6のコレクタ電流工1と工2との間に次の関
係が成立−■ に等しく、かっUT は熱力5学的電圧k・−である。
は良好に整合されかつバイポーラ形トランジスタの指数
関数的特性を有するので有利である− トラン、ジスタ
Q5〜Q717)ベース電流を無視すれば、トランジス
タQ5とQ6のコレクタ電流工1と工2との間に次の関
係が成立−■ に等しく、かっUT は熱力5学的電圧k・−である。
トラン・ジスタT5とT6が同一特性を有する場合、そ
れらによって形成されるカレントミ関係が得ら扛る1、 工2=上”−1nK トランジスタQ7によって12に比例する電流工3を取
出せるようになる。前述のようにバイポーラ形トランジ
スタQ5〜Q7のゲートGは、エミッタ電圧より更にマ
イナスの電圧が加えられ、かつ基体には回路の一番大き
なプラスの電位が加えられる。
れらによって形成されるカレントミ関係が得ら扛る1、 工2=上”−1nK トランジスタQ7によって12に比例する電流工3を取
出せるようになる。前述のようにバイポーラ形トランジ
スタQ5〜Q7のゲートGは、エミッタ電圧より更にマ
イナスの電圧が加えられ、かつ基体には回路の一番大き
なプラスの電位が加えられる。
第7図は温度に無関係な基準電圧禄 を加えることがで
きる第6図の回路の変形例を示す。
きる第6図の回路の変形例を示す。
第6図の場合のように■1が抵抗R1に加わる電圧であ
りかつMOSトランジスタT7とT8が同?−特性のも
のであれば、v1=UT ・1nKの関係が得られる、
丈の場合K“ はバイポーラ形トランジスタQ9とQ8
との面積の比である。
りかつMOSトランジスタT7とT8が同?−特性のも
のであれば、v1=UT ・1nKの関係が得られる、
丈の場合K“ はバイポーラ形トランジスタQ9とQ8
との面積の比である。
これによって次の関係が得られる。
ここで”BEはQ8のベース・エミッタ電圧である。こ
の電圧VBEは絶対温度に対して直線的に減少する関数
である。それ数比R2/R1の値を適市に選択すること
によって、電圧VRを温度にfB6関係にすることがで
きる。
の電圧VBEは絶対温度に対して直線的に減少する関数
である。それ数比R2/R1の値を適市に選択すること
によって、電圧VRを温度にfB6関係にすることがで
きる。
第8図は本発明におる低ノイズでかつバイポーラ形のト
ランジスタに良好に適合する特性を有する差動増幅器の
回路略図である。斯様な増Ifli’l+”rの基本回
路図は周知である。2つのバイポーラ形トランジスタQ
IOとQllは、MosトランジスタTllとT12と
によって構成されたカレントミラー回路によって電圧が
加えらn、またカレントミラー回路にはその極性の電流
10が供給さ扛る。またカレントミラー回路として構成
された2つのMOS トランジスタT9とTIOはトラ
ンジスタQIOとQllに対して電荷を供給する。差動
増幅器の入力側E+ とE″″の電位が十分に高ければ
、トランジスタQIOとQllのゲートGを直接に回路
のマイナス側給電端子に接続して、補助電源をなくする
ことができる5、端子SOはとの差動増幅器の出力側で
ある1、 本発明をn形の基体を用いた技術例えば(!MO3技術
につき説明したが、この実施例に限定さrない。また実
際に本発明はp形の基体とn形の僧形拡散部分とを有す
るMO3技術に適用することもできる。
ランジスタに良好に適合する特性を有する差動増幅器の
回路略図である。斯様な増Ifli’l+”rの基本回
路図は周知である。2つのバイポーラ形トランジスタQ
IOとQllは、MosトランジスタTllとT12と
によって構成されたカレントミラー回路によって電圧が
加えらn、またカレントミラー回路にはその極性の電流
10が供給さ扛る。またカレントミラー回路として構成
された2つのMOS トランジスタT9とTIOはトラ
ンジスタQIOとQllに対して電荷を供給する。差動
増幅器の入力側E+ とE″″の電位が十分に高ければ
、トランジスタQIOとQllのゲートGを直接に回路
のマイナス側給電端子に接続して、補助電源をなくする
ことができる5、端子SOはとの差動増幅器の出力側で
ある1、 本発明をn形の基体を用いた技術例えば(!MO3技術
につき説明したが、この実施例に限定さrない。また実
際に本発明はp形の基体とn形の僧形拡散部分とを有す
るMO3技術に適用することもできる。
第1図は公知の装置の路線図、第2a図は本発明による
バイポーラ形の機能を有する装置の断面略図、第2b図
は種々のゲート電圧に対する第2a図の装置の特性を線
図、第2c図は本発明の装置を示すだめの回路記号を示
す図、第3a図は本発明による装置の他の実施例を示す
断面略図、第3b図は第3a図の装置に対応するマスク
の配置を示す平面図、第4a図は本発明による装置を用
いたカレントミラー回、路を示す回路略図、第16図は
第4−’ a図の回路の部分を構成する例を示す断面略
図、第5図は本発明による装置を用いた他のカレントミ
ラー回路を示す回路略図、第6図は本発明による装置を
用いた電流源を示す回路略図、第7図は本発明による装
置を用いた基阜電圧回路を示す回路略図、第8図は本発
明による装置を用いた差動増幅器を示す回路略図である
。 1.10・・・基体、2.11・・・補形拡散部分、3
、牛、5,12,13.1生、17・・・拡散部分、1
5・・・酸化絶縁体、16・・・ゲートFIG、I FIG、2.a FIG、3.a FIG、3.b FIG、4.b
バイポーラ形の機能を有する装置の断面略図、第2b図
は種々のゲート電圧に対する第2a図の装置の特性を線
図、第2c図は本発明の装置を示すだめの回路記号を示
す図、第3a図は本発明による装置の他の実施例を示す
断面略図、第3b図は第3a図の装置に対応するマスク
の配置を示す平面図、第4a図は本発明による装置を用
いたカレントミラー回、路を示す回路略図、第16図は
第4−’ a図の回路の部分を構成する例を示す断面略
図、第5図は本発明による装置を用いた他のカレントミ
ラー回路を示す回路略図、第6図は本発明による装置を
用いた電流源を示す回路略図、第7図は本発明による装
置を用いた基阜電圧回路を示す回路略図、第8図は本発
明による装置を用いた差動増幅器を示す回路略図である
。 1.10・・・基体、2.11・・・補形拡散部分、3
、牛、5,12,13.1生、17・・・拡散部分、1
5・・・酸化絶縁体、16・・・ゲートFIG、I FIG、2.a FIG、3.a FIG、3.b FIG、4.b
Claims (1)
- 【特許請求の範囲】 1、 MO8技術によって製作されかつバイポーラ形
トランジスタとしての作用を有する半導体装置であって
、前記装置は所定の導電形の半導体材料の表面上に、逆
の導電形の少なくとも1つの第1の領域と第2の領域と
、を有し、前記第1および第2の領域は導電性ゲートで
覆われた前記半導体材料のゾーンによって相互に分離さ
れており、前記導電性ゲートは絶縁層によって前記半導
体材料から絶縁されておシ、また前記半導体材料と同じ
導電形の第3の領域を有し、前記第1、第2、および第
3の領域はそれぞnエミッタ電極、コレクタ電極、およ
びペース電極に接続されている半導体装置において、前
記ゲートは前記ゾーンの表面上で導電形の反転を阻止す
るように電圧が加えられており、前記第1の領域と前記
半導体材料とによって形成される接合部は順方向に電圧
が加えら扛、かつバイポーラ形トランジスタの作用を有
するように構成されかつ電圧が加えられていることを特
徴とする半導体装置。 2、第2の領域と同じn形の領域を有し、前記n形の領
域と前記第2の領域とは多数のコレクタ電極として接続
されている特許請求の範囲第1項記載の半導体装置。 3、半導体材料はそれとは逆の導電形の半導体基体内に
拡散により櫂形に形成されており、かつ前記補形拡散部
分と前記基体とで形成された接合部は逆方向に電圧が加
えられている特許請求の範囲第1項記載の半導体装置。 4、前記第2の領域は前記第1の領域を完全に包囲して
いる特許請求の範囲第1項記載の半導体装置。 5、第1の導電形の半導体基体内に、第2の導電形のト
ランジスタのソースとドレインとを構成する第2の導電
形の領域を有し、また前記半導体基体内に、内部に前記
第1の導電形の領域が形成された少なくとも1つの前記
第2の導電形の僧形拡散部分を有し、前記第1−の導電
形の領域は前記第1の導電形のトランジスタのソースと
ドレインとを形成しており、前記第2の導電形の領域を
分離している基体のゾーンの上方に載置されかつ前記第
1の導電形の領域を分離している櫂形拡散部分のゾーン
の上方に載置されかつ絶縁されたゲートと共に電界効果
トランジスタを形成するように設けられた、ゲート電極
を有するMOS半導体装置において、少なくとも1つの
トランジスタのソースは前記ソースとそのソースが形成
された基体または僧形拡散部分とによって形成される接
合部を導電性にするように電圧を加えられており、相応
するトランジスタのゲートはMfJ記相応するトランジ
スタのチャネル内で導電形の反転を阻止するような電圧
を加えら扛でおり、更に前記相応するトランジスタは、
エミッタが前記ソースに対応しかつコレクタとベースが
それぞれドレインと前記相応するトランジスタの基体捷
たは僧形拡散部分とに対応するバイポーラ形トランジス
タの特性を有することを特徴とする半導体装置6.6、
バイポーラ形トランジスタのコレクタに対、 応する
領域は、エミッタに対応する領域を完全に包囲するよう
に構成されている特許請求の範囲第5項記載の半導体装
置。 7 櫂形拡散部分向にある少なくとも1つの第1の導電
形のトランジスタはドレインが、基体内に設けられた第
2の導電形の少なくとも1つのトランジスタの12レイ
ンに接続さnていて、相補形のインバータを形成してい
る特許請求の範囲第5項記載の半導体装置。 8、基体はn形でありかつ僧形拡散部分はp形である特
許請求の範囲第5項記載の半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH2474/82A CH648434A5 (fr) | 1982-04-23 | 1982-04-23 | Dispositif semiconducteur presentant une caracteristique de fonctionnement d'un transistor bipolaire et circuit m0s incorporant un tel dispositif. |
CH2474/828 | 1982-04-23 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58207672A true JPS58207672A (ja) | 1983-12-03 |
Family
ID=4234614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7017583A Pending JPS58207672A (ja) | 1982-04-23 | 1983-04-22 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0093086A3 (ja) |
JP (1) | JPS58207672A (ja) |
CA (1) | CA1245372A (ja) |
CH (1) | CH648434A5 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1986004196A1 (en) * | 1984-12-29 | 1986-07-17 | Licencia Találmányokat Értékesito^" És Innovációs | Active circuit element |
CH661600A5 (fr) * | 1985-01-17 | 1987-07-31 | Centre Electron Horloger | Source de tension de reference. |
DE3824694A1 (de) * | 1988-07-20 | 1990-02-01 | Fraunhofer Ges Forschung | Halbleiterschaltung fuer schnelle schaltvorgaenge |
US4965872A (en) * | 1988-09-26 | 1990-10-23 | Vasudev Prahalad K | MOS-enhanced, self-aligned lateral bipolar transistor made of a semiconductor on an insulator |
JP3325396B2 (ja) * | 1994-08-19 | 2002-09-17 | 株式会社東芝 | 半導体集積回路 |
SE0200414D0 (sv) | 2002-02-13 | 2002-02-13 | Ericsson Telefon Ab L M | Semiconductor fabrication process lateral pnp transistor, and integrated circuit |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50158285A (ja) * | 1974-06-10 | 1975-12-22 | ||
JPS5268382A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Semiconductor circuit unit |
JPS52105783A (en) * | 1976-03-03 | 1977-09-05 | Hitachi Ltd | Semicondcutor unit |
JPS5320872B1 (ja) * | 1967-11-30 | 1978-06-29 | ||
JPS5588372A (en) * | 1978-12-26 | 1980-07-04 | Sanyo Electric Co Ltd | Lateral type transistor |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1252362A (ja) * | 1969-03-11 | 1971-11-03 | ||
US3958267A (en) * | 1973-05-07 | 1976-05-18 | National Semiconductor Corporation | Current scaling in lateral pnp structures |
-
1982
- 1982-04-23 CH CH2474/82A patent/CH648434A5/fr not_active IP Right Cessation
-
1983
- 1983-04-22 EP EP83810169A patent/EP0093086A3/fr not_active Withdrawn
- 1983-04-22 CA CA000426527A patent/CA1245372A/fr not_active Expired
- 1983-04-22 JP JP7017583A patent/JPS58207672A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5320872B1 (ja) * | 1967-11-30 | 1978-06-29 | ||
JPS50158285A (ja) * | 1974-06-10 | 1975-12-22 | ||
JPS5268382A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Semiconductor circuit unit |
JPS52105783A (en) * | 1976-03-03 | 1977-09-05 | Hitachi Ltd | Semicondcutor unit |
JPS5588372A (en) * | 1978-12-26 | 1980-07-04 | Sanyo Electric Co Ltd | Lateral type transistor |
Also Published As
Publication number | Publication date |
---|---|
CH648434A5 (fr) | 1985-03-15 |
CA1245372A (fr) | 1988-11-22 |
EP0093086A2 (fr) | 1983-11-02 |
EP0093086A3 (fr) | 1985-10-02 |
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