JPS58207672A - 半導体装置 - Google Patents
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- JPS58207672A JPS58207672A JP7017583A JP7017583A JPS58207672A JP S58207672 A JPS58207672 A JP S58207672A JP 7017583 A JP7017583 A JP 7017583A JP 7017583 A JP7017583 A JP 7017583A JP S58207672 A JPS58207672 A JP S58207672A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はＭＯＳ技術で製作可能な半導体装置、例えばバ
イポーラ形トランジスタの機能および旧姓を有しかつＭ
ＯＳ技術で製作可能な半導体装置に関する。
イポーラ形トランジスタの機能および旧姓を有しかつＭ
ＯＳ技術で製作可能な半導体装置に関する。
公知技術の説明：
最近の電子集積回路の発達によって、同じ回路でアナロ
グおよびディ・ジタルの機能を実現できるようにするこ
とへの興味が増加している。
グおよびディ・ジタルの機能を実現できるようにするこ
とへの興味が増加している。
バイポーラ形の技術は純粋にアナログ形の回路にス・１
してかなりの興味があるが、ＭＯＳ技術は回路のディ、
フタル形の部分が重要な場合に有利である。バイポーラ
技術とＭＯＳ技術との利点を組合わせるために多くの試
みがなされているが、これらの試みによっては現在の製
作過程を修正しなければならないか、またはかなり応用
範囲が制限された装置しか得られない。バイポーラ形の
装置とＭＯＳ形の装置とを集積できる修正された製作過
程の例は、ジャーナル オブ エレクトロケミカル ソ
サイテイー、第１２１８ｉ８壮、１９７１年８月号に記
載されたＭ、ＤａｒｗｉｓｈとＲ，Ｔａｕｂｅｎｅｓｔ
による” ＣＭＯＳ アンド コンプリメンクリ ア
イソレイテッド バイポーラトランジスタ モノリシン
ク インテグレーション プロセス”に示さ扛ており、
また工ＥＫＥジャーナル オプ ソリッドステート サ
ーキツツ、ｓｃ −第１３巻、第６号、１９７８年１
２月号に記載された０ｔｔｏ Ｈ，５ｈａｄｅ Ｊｒ、
による゛′パイモス マイクロノξワー ＩＣｓ ”に
示すれている。実際に製作過程の修正には、費用がかが
りしかつ回路の歩どまりを低下させる補助的な製作ステ
ップを必要とする。ＭＯＳ技術で構成できるバイポーラ
形の装置は、例えば１ＥＥＩＩＧジヤーナル オプ ソ
リッドステート サーキツツ、ｓｃ−第１３巻、第６号
、１９７８年１２月号に記載されたＹ＆ｎｎ１ｓ Ｐ、
Ｔｓｉｖｉｄｉｓらによる°’ Ａ ＭＯＳ ！ルテー
ジ レファランス２′、および同誌ｓｃ−箱１４−巻、
第３号、１９７９年６月号に記載されたＥｒ１ｃ Ｒ，
Ｖｉｔｔｏｚらによる“アローポルチー） ０ＭＯ８
バンドギャップ レファランス”によって、すでに提案
されている。 前記刊行物に記載された装置で屡々゛基
体に形成されたＭＯ８Ｌランジスタ″と呼ばれるものを
第１図に示す。ｐ形の僧形拡散部分はｎ形の基体１内に
形成されている。槽Ｊｌｔ拡散部分内のｎ＋ 拡散ゾー
ン牛は、エミッタとして構成された電極Ｅに接続されて
おり、僧形拡散部分２はベース電極Ｂに接続されており
、まだ基体はコレクタ電極Ｃに接続されている。このよ
うにして形成されたバイポーラ形トランジスタは、コレ
クタＣを基体の電位にしかつこの基体を電１ＪＪ４’ｉ
のプラス電圧に接続する。斯様な装置の応用範囲は限定
されている。
してかなりの興味があるが、ＭＯＳ技術は回路のディ、
フタル形の部分が重要な場合に有利である。バイポーラ
技術とＭＯＳ技術との利点を組合わせるために多くの試
みがなされているが、これらの試みによっては現在の製
作過程を修正しなければならないか、またはかなり応用
範囲が制限された装置しか得られない。バイポーラ形の
装置とＭＯＳ形の装置とを集積できる修正された製作過
程の例は、ジャーナル オブ エレクトロケミカル ソ
サイテイー、第１２１８ｉ８壮、１９７１年８月号に記
載されたＭ、ＤａｒｗｉｓｈとＲ，Ｔａｕｂｅｎｅｓｔ
による” ＣＭＯＳ アンド コンプリメンクリ ア
イソレイテッド バイポーラトランジスタ モノリシン
ク インテグレーション プロセス”に示さ扛ており、
また工ＥＫＥジャーナル オプ ソリッドステート サ
ーキツツ、ｓｃ −第１３巻、第６号、１９７８年１
２月号に記載された０ｔｔｏ Ｈ，５ｈａｄｅ Ｊｒ、
による゛′パイモス マイクロノξワー ＩＣｓ ”に
示すれている。実際に製作過程の修正には、費用がかが
りしかつ回路の歩どまりを低下させる補助的な製作ステ
ップを必要とする。ＭＯＳ技術で構成できるバイポーラ
形の装置は、例えば１ＥＥＩＩＧジヤーナル オプ ソ
リッドステート サーキツツ、ｓｃ−第１３巻、第６号
、１９７８年１２月号に記載されたＹ＆ｎｎ１ｓ Ｐ、
Ｔｓｉｖｉｄｉｓらによる°’ Ａ ＭＯＳ ！ルテー
ジ レファランス２′、および同誌ｓｃ−箱１４−巻、
第３号、１９７９年６月号に記載されたＥｒ１ｃ Ｒ，
Ｖｉｔｔｏｚらによる“アローポルチー） ０ＭＯ８
バンドギャップ レファランス”によって、すでに提案
されている。 前記刊行物に記載された装置で屡々゛基
体に形成されたＭＯ８Ｌランジスタ″と呼ばれるものを
第１図に示す。ｐ形の僧形拡散部分はｎ形の基体１内に
形成されている。槽Ｊｌｔ拡散部分内のｎ＋ 拡散ゾー
ン牛は、エミッタとして構成された電極Ｅに接続されて
おり、僧形拡散部分２はベース電極Ｂに接続されており
、まだ基体はコレクタ電極Ｃに接続されている。このよ
うにして形成されたバイポーラ形トランジスタは、コレ
クタＣを基体の電位にしかつこの基体を電１ＪＪ４’ｉ
のプラス電圧に接続する。斯様な装置の応用範囲は限定
されている。
発明の目的：
それ数本発明の１つの目的は、標準的なＭＯ８技術によ
って製作可能でありかつ公知の装置のように応用範囲が
限定されないバイポーラ形トランジスタの特性を有する
半導体装置を提供することである。
って製作可能でありかつ公知の装置のように応用範囲が
限定されないバイポーラ形トランジスタの特性を有する
半導体装置を提供することである。
発明の構成：
ＭＯ３技術によって製作されかつバイポーラ形トランジ
スタの機能を有する本発明による半導体装置は、所定の
導電形の半導体材料の表面に、逆の導電形の少なくとも
１つの第１の領域と第２の領域とを有し、第１および第
２の領域は導電性ゲートで覆われた半導体材料のゾーン
によって相互に分離されており、導電性ゲートは絶縁層
によって半導体材料から絶縁されており、壕だ半導体材
料と同じ導電形の第３の領域を有し、第１、第２、およ
び第３の領域はそれぞれエミッタ電極、コレクタ電極、
およびベース電極に接続されており、その場合前記ゲー
トは前記ゾーンの表面上で導電形の反転を阻止するよう
に電圧が加えられており、第１の領域と半導体材料とに
よって形成される接合部は順方向に電圧が加えられ、か
つパイ、Ｉ？−ラ形トランジスタの作用を有するように
構成されかつ電圧が加えられている。
スタの機能を有する本発明による半導体装置は、所定の
導電形の半導体材料の表面に、逆の導電形の少なくとも
１つの第１の領域と第２の領域とを有し、第１および第
２の領域は導電性ゲートで覆われた半導体材料のゾーン
によって相互に分離されており、導電性ゲートは絶縁層
によって半導体材料から絶縁されており、壕だ半導体材
料と同じ導電形の第３の領域を有し、第１、第２、およ
び第３の領域はそれぞれエミッタ電極、コレクタ電極、
およびベース電極に接続されており、その場合前記ゲー
トは前記ゾーンの表面上で導電形の反転を阻止するよう
に電圧が加えられており、第１の領域と半導体材料とに
よって形成される接合部は順方向に電圧が加えられ、か
つパイ、Ｉ？−ラ形トランジスタの作用を有するように
構成されかつ電圧が加えられている。
また本発明によれば半導体装置は、第１の導電形の半導
体基体内に、第２の導電形のトランジスタのソースとド
レインとを構成する第２の導電形の領域を有し、また前
記半導体基体内に、内部に第１・の導電形の領域が形成
された少なくとも１つの第２の導電形の僧形の拡散部分
を有し、第１の導電形の領域は第１の導電形のトラン、
ノスタのソースとドレインとを形成しており、第２の導
電形の領域を分離している基体のゾーンの上方に載置さ
れかつ第１の導電形の領域を分離している僧形の拡散部
分のゾーンの上方に載置されかつ絶縁さ、れたゲートと
共に電界効果トラン、ノスタを形成するように設けられ
たゲート電極を有する、その場合少なくとも１つのトラ
ンジスタのソースはそのソースとそれが形成された基体
または僧形拡散部分とによって形成される接合部を導電
性にするような電圧を加エラ扛、相応するトランジスタ
のゲートは相応するトランジスタのチャネルゾーン内で
導電形の反転を阻止するような電圧を加えられ、更に相
応するトラン、ノスタは、エミッタがソースに対応しか
つコレクタとベースがそれぞ扛、ドレインと相応するト
ランジスタの基体または僧形拡散部分とに対応するバイ
ポーラ形トランジスタの特性を有する、半導体装置を構
成している。
体基体内に、第２の導電形のトランジスタのソースとド
レインとを構成する第２の導電形の領域を有し、また前
記半導体基体内に、内部に第１・の導電形の領域が形成
された少なくとも１つの第２の導電形の僧形の拡散部分
を有し、第１の導電形の領域は第１の導電形のトラン、
ノスタのソースとドレインとを形成しており、第２の導
電形の領域を分離している基体のゾーンの上方に載置さ
れかつ第１の導電形の領域を分離している僧形の拡散部
分のゾーンの上方に載置されかつ絶縁さ、れたゲートと
共に電界効果トラン、ノスタを形成するように設けられ
たゲート電極を有する、その場合少なくとも１つのトラ
ンジスタのソースはそのソースとそれが形成された基体
または僧形拡散部分とによって形成される接合部を導電
性にするような電圧を加エラ扛、相応するトランジスタ
のゲートは相応するトランジスタのチャネルゾーン内で
導電形の反転を阻止するような電圧を加えられ、更に相
応するトラン、ノスタは、エミッタがソースに対応しか
つコレクタとベースがそれぞ扛、ドレインと相応するト
ランジスタの基体または僧形拡散部分とに対応するバイ
ポーラ形トランジスタの特性を有する、半導体装置を構
成している。
実施例の説明：
次に本発明を図示の実施例につき詳しく説明する。
ｉ２ａ図は本発明による標準的なＭＯ８技術を用いて製
イ牟可能でありかつ適ＩＥな方法で電極に電圧を加えた
際バイポーラ形トラン・ジスタの特性が得られる装置を
示す。ｎ形の基体１０内に、例えば拡散に、よって製作
されるＰ形の拡散部分１１が形成されている。Ｐ＋ 形
の拡散部分を介して僧形拡散部分１１はベース電極Ｂに
接続されており、また２つのｎ＋ 形の拡散部分゛は、
そのうちの１つ１４がエミッタ電極Ｅに接続されており
かつ他方の拡散部分１３はコレクタ電極Ｃに接続されて
いる。金属またはドーピングされた多結晶シリコンで゛
形成されたゲート１６は、拡散部分１３と１牛との間の
スペースの上部で酸化・絶縁体１５上に設けられている
。このゲートはゲート電極Ｇに接続されている。基体１
０はｎ十形の拡散部分１７によって電極Ｓに接続されて
いる。本発明の装置の構成はゲート１６を設けた点で、
第１図に示しだ公知の装置の構成とは異なる。本発明に
ょ扛ばゲート電極Ｇは、拡散部分１３および１牛間にあ
るゾーンの導電形の反転を阻止するのに十分なマイナス
の電位にされる。そしてｐ−ｎ接合部即ち櫂形拡散部分
１１と基体１０間は逆方向にバイアスされている。エミ
ッタ接合部措−ｐが順方向にバイアスされていると、電
子は（ベース電極Ｂに接続された）構形拡散部分１１に
放出される。これらの電子の部分はコレクタＣに集めら
れる（フレフタ接合部ｎ＋−ｐは逆方向にバイアスされ
ている）。斯様なバイポーラ形トラン′ジスタにおいて
、そ汎ぞれエミッタ電流およびコレクタ電流を工 およ
び１゜にて表わした場合、電流利得α ＝ ＩＣＥ
で表わされ、また基体１工Ｅ Ｏによ？て果物られる電流を稲 で表わした場の場合常
にαＣ＋αｓ＜１である。また後述すを非常に大きな会
にすることができ、半導体装置は実用上完全に使用でき
るようになる。
イ牟可能でありかつ適ＩＥな方法で電極に電圧を加えた
際バイポーラ形トラン・ジスタの特性が得られる装置を
示す。ｎ形の基体１０内に、例えば拡散に、よって製作
されるＰ形の拡散部分１１が形成されている。Ｐ＋ 形
の拡散部分を介して僧形拡散部分１１はベース電極Ｂに
接続されており、また２つのｎ＋ 形の拡散部分゛は、
そのうちの１つ１４がエミッタ電極Ｅに接続されており
かつ他方の拡散部分１３はコレクタ電極Ｃに接続されて
いる。金属またはドーピングされた多結晶シリコンで゛
形成されたゲート１６は、拡散部分１３と１牛との間の
スペースの上部で酸化・絶縁体１５上に設けられている
。このゲートはゲート電極Ｇに接続されている。基体１
０はｎ十形の拡散部分１７によって電極Ｓに接続されて
いる。本発明の装置の構成はゲート１６を設けた点で、
第１図に示しだ公知の装置の構成とは異なる。本発明に
ょ扛ばゲート電極Ｇは、拡散部分１３および１牛間にあ
るゾーンの導電形の反転を阻止するのに十分なマイナス
の電位にされる。そしてｐ−ｎ接合部即ち櫂形拡散部分
１１と基体１０間は逆方向にバイアスされている。エミ
ッタ接合部措−ｐが順方向にバイアスされていると、電
子は（ベース電極Ｂに接続された）構形拡散部分１１に
放出される。これらの電子の部分はコレクタＣに集めら
れる（フレフタ接合部ｎ＋−ｐは逆方向にバイアスされ
ている）。斯様なバイポーラ形トラン′ジスタにおいて
、そ汎ぞれエミッタ電流およびコレクタ電流を工 およ
び１゜にて表わした場合、電流利得α ＝ ＩＣＥ
で表わされ、また基体１工Ｅ Ｏによ？て果物られる電流を稲 で表わした場の場合常
にαＣ＋αｓ＜１である。また後述すを非常に大きな会
にすることができ、半導体装置は実用上完全に使用でき
るようになる。
第２ｂ図は異なった値のゲーＩ・電圧ＶＧ に対して
、コレクタ電流如 の変化をエミッタＥに加えられｂ電
位の関数として示す。すべての電位を構形拡散部分１１
に関連して定めた場合、コレクタは２ｖの固定電圧に保
持さｎｌがっ電極Ｓには、構形拡散部分と基体との間の
接合部を阻止するためにプラスの電圧が加えられる。
、コレクタ電流如 の変化をエミッタＥに加えられｂ電
位の関数として示す。すべての電位を構形拡散部分１１
に関連して定めた場合、コレクタは２ｖの固定電圧に保
持さｎｌがっ電極Ｓには、構形拡散部分と基体との間の
接合部を阻止するためにプラスの電圧が加えられる。
ゲートにプラ、スの電圧が加えられた場合（曲線Ｉ 、
ｖＧ＝ ０．５ Ｖ ） 、装置はＭｏｓトラン・ジ
スタとして動作する。ゲート電圧が零の場合（曲線１１
、ＶＧ ＝Ｑｖ）、エミッタ電位のマイナスの値に対し
て同じ形の変化が得られる。他方ではゲートが−１，２
ｖより相当低い負の電位にした場合（曲ＨＢ 、 ｖＧ
−−１，５Ｖ ）、−ｒし、クタ電流工Ｃとエミッタ電
圧−ＶＥ との間の関係はゲート電圧ＶＱ に無関
係になり、大きな電流値においても指数関数的特性が保
持される。一方ＭＯＳト、ランジスタ（曲ｍ１および曲
線■）お−場合、この関係はに−ＵＴ より小さな電流
値に対してのみ指数関数的特性を示す（この場合にはト
ランジスタの幾何学的構成と製作技術とに依存する係数
、またＵ ＝＝ｌ（、Ｔ／ は絶対温度に比Ｔ
ｑ 例する熱力学的電圧である）。Ｍｏｓトランジスタに対
して、電圧値に−Ｕ は小さな反転状態と大きな反転
状態との間の機能的限界を定める。それ故ゲート電圧が
十分にマイナスである場合、第２ａ図に示す装置はバイ
ポーラ形トランジスタのように作動される。
ｖＧ＝ ０．５ Ｖ ） 、装置はＭｏｓトラン・ジ
スタとして動作する。ゲート電圧が零の場合（曲線１１
、ＶＧ ＝Ｑｖ）、エミッタ電位のマイナスの値に対し
て同じ形の変化が得られる。他方ではゲートが−１，２
ｖより相当低い負の電位にした場合（曲ＨＢ 、 ｖＧ
−−１，５Ｖ ）、−ｒし、クタ電流工Ｃとエミッタ電
圧−ＶＥ との間の関係はゲート電圧ＶＱ に無関
係になり、大きな電流値においても指数関数的特性が保
持される。一方ＭＯＳト、ランジスタ（曲ｍ１および曲
線■）お−場合、この関係はに−ＵＴ より小さな電流
値に対してのみ指数関数的特性を示す（この場合にはト
ランジスタの幾何学的構成と製作技術とに依存する係数
、またＵ ＝＝ｌ（、Ｔ／ は絶対温度に比Ｔ
ｑ 例する熱力学的電圧である）。Ｍｏｓトランジスタに対
して、電圧値に−Ｕ は小さな反転状態と大きな反転
状態との間の機能的限界を定める。それ故ゲート電圧が
十分にマイナスである場合、第２ａ図に示す装置はバイ
ポーラ形トランジスタのように作動される。
第３ａ図と第３ｂ図はコレラ、り拡散部分１３がエミッ
タ拡散部分１牛を完全に包囲している本発明による装置
の変形例を゛示す８第３ｂ図はゲート−１６と櫂形拡散
部分１１内、に形成された拡散部分１２．１３および１
４との配置を示す。斯様な配置により基体におけるトラ
ンジスタを犠牲にしてレナシル・バイポーラ形トラン、
ジスタを有利に形成でき、１μ′Ａのエミッタ電流上□
で５０位の典型的な電流利得値βを得ることができる
３、 斯様に大きな利得が得られることは、Ｍｏｓトランジス
タと組合わされた前述の構成が特にアナログ処理の用途
に利用できることを示す。エミッターベース電圧の関数
としてのエミッタ電流の指数関数的特性を有することと
共に、斯様なバイポーラ形の構成はＭＯＳ形の構成に比
べて、容易に整合されかつ容易に同一のものを製作でき
かつ周波数雑音指数の低いものが得られるので有利であ
る。
タ拡散部分１牛を完全に包囲している本発明による装置
の変形例を゛示す８第３ｂ図はゲート−１６と櫂形拡散
部分１１内、に形成された拡散部分１２．１３および１
４との配置を示す。斯様な配置により基体におけるトラ
ンジスタを犠牲にしてレナシル・バイポーラ形トラン、
ジスタを有利に形成でき、１μ′Ａのエミッタ電流上□
で５０位の典型的な電流利得値βを得ることができる
３、 斯様に大きな利得が得られることは、Ｍｏｓトランジス
タと組合わされた前述の構成が特にアナログ処理の用途
に利用できることを示す。エミッターベース電圧の関数
としてのエミッタ電流の指数関数的特性を有することと
共に、斯様なバイポーラ形の構成はＭＯＳ形の構成に比
べて、容易に整合されかつ容易に同一のものを製作でき
かつ周波数雑音指数の低いものが得られるので有利であ
る。
第４ａ図以下の図は本発明によるＭＯＳ ）ランジスタ
とバイポーラ形トランジスタとに関連してａｔφＯＳ技
術で製作可能な回路の例を数種顕示す。第１８図は入力
電流上１と出力電流上２とを有するカレントミラー回路
を示す。トランジスタＴＱ、’ＴＩおよびＴ２は一′１
−チャネル形Ｍｏｓトランジスタであり、またＱｌとＱ
２は本発明によるバイポーラ形トランジスタである。バ
イポーラ形ｌ・ランジスタの回路記号は第２ｃ図に示さ
れている３、ＭＯＳ ｉラン・ノスタＴＯはトランジス
タＱ１とＱ２のベース電流を供給する。１・ランノスタ
Ｑ１とＱ２はそれぞれＭＯＳ トランジスタと直列に接
続されている、ｆｆ１ＪちＴ１とＴ２はそれぞれＱｌお
よびＱ２と直列に接続されている。ＱｌとＱ２のエミッ
タは電源のマイナス端子に接続されている。Ｔｏのドレ
インと回路が製作されている基体とは電源のプラス端子
に接続さ扛ている。、ＱｌとＱ２のゲートは、ダイオー
ド１０１および１０２とコンデンサ１００および１０３
とによって構成されたクランプ回路によって、エミッタ
に対して負の電圧が加えら荘、端子１１０に供給さｎる
方ノビ波信号を加えられる。一方でトランジスタＴ１と
Ｔ２、かつ他方ではＱｌとＱ２が同一特性であれば、出
力電流工２は入力電流工１に等しい。第４ｂ図は第４−
ａ図に示した回路におけるトランジスタＴ１とＱｌの集
積構成を示す。ｎ形の基体２００はｎ十形の拡散部分２
２０を介して電源のプラスの端子に接続されている。Ｐ
形の構形拡散部分２１０内で、トランジスタＱ１はトラ
ンジスタＴ１と共に同心形構造を有する。櫂形拡散部分
２１０はトラン・ジスタＱ１に対スルベース電極として
用いられる６、トランジスタＴ２とＱ２はＴｉ および
Ｑｊ−のような他の組のトランジスタと同しように、構
形拡散部分２１０内に同し方法で形成することができる
。斯様なカレントミラー回路で測定される対称性即ち電
流工１および工２の等しさは、ＭＯＳトラン、ジスタだ
けを用いた同じ入力電流工１で作動される等化な回路の
対称性に比べて４〜５倍も良好である。
とバイポーラ形トランジスタとに関連してａｔφＯＳ技
術で製作可能な回路の例を数種顕示す。第１８図は入力
電流上１と出力電流上２とを有するカレントミラー回路
を示す。トランジスタＴＱ、’ＴＩおよびＴ２は一′１
−チャネル形Ｍｏｓトランジスタであり、またＱｌとＱ
２は本発明によるバイポーラ形トランジスタである。バ
イポーラ形ｌ・ランジスタの回路記号は第２ｃ図に示さ
れている３、ＭＯＳ ｉラン・ノスタＴＯはトランジス
タＱ１とＱ２のベース電流を供給する。１・ランノスタ
Ｑ１とＱ２はそれぞれＭＯＳ トランジスタと直列に接
続されている、ｆｆ１ＪちＴ１とＴ２はそれぞれＱｌお
よびＱ２と直列に接続されている。ＱｌとＱ２のエミッ
タは電源のマイナス端子に接続されている。Ｔｏのドレ
インと回路が製作されている基体とは電源のプラス端子
に接続さ扛ている。、ＱｌとＱ２のゲートは、ダイオー
ド１０１および１０２とコンデンサ１００および１０３
とによって構成されたクランプ回路によって、エミッタ
に対して負の電圧が加えら荘、端子１１０に供給さｎる
方ノビ波信号を加えられる。一方でトランジスタＴ１と
Ｔ２、かつ他方ではＱｌとＱ２が同一特性であれば、出
力電流工２は入力電流工１に等しい。第４ｂ図は第４−
ａ図に示した回路におけるトランジスタＴ１とＱｌの集
積構成を示す。ｎ形の基体２００はｎ十形の拡散部分２
２０を介して電源のプラスの端子に接続されている。Ｐ
形の構形拡散部分２１０内で、トランジスタＱ１はトラ
ンジスタＴ１と共に同心形構造を有する。櫂形拡散部分
２１０はトラン・ジスタＱ１に対スルベース電極として
用いられる６、トランジスタＴ２とＱ２はＴｉ および
Ｑｊ−のような他の組のトランジスタと同しように、構
形拡散部分２１０内に同し方法で形成することができる
。斯様なカレントミラー回路で測定される対称性即ち電
流工１および工２の等しさは、ＭＯＳトラン、ジスタだ
けを用いた同じ入力電流工１で作動される等化な回路の
対称性に比べて４〜５倍も良好である。
第５図はバイポーラ形トランジスタを直接にｎ形基体上
〆形成した他のカレントミラー回路を示し、これらのバ
イポーラ形トランジスタはｐ−ｎ−ｐ形である。Ｑ３と
Ｑ４とのゲート電極Ｇは、回路の外部の電源によるかま
たは第４８図に類似のクランプ回路を用いて、基体（Ｑ
３とＱ牛のベース）の電位に比べて大きなプラスの電位
が加えられる。このＧに加えらｎる電位は抵抗Ｒを流れ
る電流工Ｒ’を発生するために用いられる。この電流工
Ｒは、Ｔ３とＴ４−によって生ずる電流工３とＱ３およ
びＱ／ｉ−のエミッタ電流との和に等しい。Ｑ３のコレ
クタと回路のマイナスの給電端子との間に電圧Ｕ１が加
えられかつトランジスタＱ３とＱ４が同一特性のもので
ある場合、Ｑ４のコレクタではＱ３のコレクタ電６流・
１１に等しい出力電流工２が得ら才する。
〆形成した他のカレントミラー回路を示し、これらのバ
イポーラ形トランジスタはｐ−ｎ−ｐ形である。Ｑ３と
Ｑ４とのゲート電極Ｇは、回路の外部の電源によるかま
たは第４８図に類似のクランプ回路を用いて、基体（Ｑ
３とＱ牛のベース）の電位に比べて大きなプラスの電位
が加えられる。このＧに加えらｎる電位は抵抗Ｒを流れ
る電流工Ｒ’を発生するために用いられる。この電流工
Ｒは、Ｔ３とＴ４−によって生ずる電流工３とＱ３およ
びＱ／ｉ−のエミッタ電流との和に等しい。Ｑ３のコレ
クタと回路のマイナスの給電端子との間に電圧Ｕ１が加
えられかつトランジスタＱ３とＱ４が同一特性のもので
ある場合、Ｑ４のコレクタではＱ３のコレクタ電６流・
１１に等しい出力電流工２が得ら才する。
第６図は電流源として使用可能な回路を示す、この回路
は良好に整合されかつバイポーラ形トランジスタの指数
関数的特性を有するので有利である− トラン、ジスタ
Ｑ５〜Ｑ７１７）ベース電流を無視すれば、トランジス
タＱ５とＱ６のコレクタ電流工１と工２との間に次の関
係が成立−■ に等しく、かっＵＴ は熱力５学的電圧ｋ・−である。
は良好に整合されかつバイポーラ形トランジスタの指数
関数的特性を有するので有利である− トラン、ジスタ
Ｑ５〜Ｑ７１７）ベース電流を無視すれば、トランジス
タＱ５とＱ６のコレクタ電流工１と工２との間に次の関
係が成立−■ に等しく、かっＵＴ は熱力５学的電圧ｋ・−である。
トラン・ジスタＴ５とＴ６が同一特性を有する場合、そ
れらによって形成されるカレントミ関係が得ら扛る１、 工２＝上”−１ｎＫ トランジスタＱ７によって１２に比例する電流工３を取
出せるようになる。前述のようにバイポーラ形トランジ
スタＱ５〜Ｑ７のゲートＧは、エミッタ電圧より更にマ
イナスの電圧が加えられ、かつ基体には回路の一番大き
なプラスの電位が加えられる。
れらによって形成されるカレントミ関係が得ら扛る１、 工２＝上”−１ｎＫ トランジスタＱ７によって１２に比例する電流工３を取
出せるようになる。前述のようにバイポーラ形トランジ
スタＱ５〜Ｑ７のゲートＧは、エミッタ電圧より更にマ
イナスの電圧が加えられ、かつ基体には回路の一番大き
なプラスの電位が加えられる。
第７図は温度に無関係な基準電圧禄 を加えることがで
きる第６図の回路の変形例を示す。
きる第６図の回路の変形例を示す。
第６図の場合のように■１が抵抗Ｒ１に加わる電圧であ
りかつＭＯＳトランジスタＴ７とＴ８が同？−特性のも
のであれば、ｖ１＝ＵＴ ・１ｎＫの関係が得られる、
丈の場合Ｋ“ はバイポーラ形トランジスタＱ９とＱ８
との面積の比である。
りかつＭＯＳトランジスタＴ７とＴ８が同？−特性のも
のであれば、ｖ１＝ＵＴ ・１ｎＫの関係が得られる、
丈の場合Ｋ“ はバイポーラ形トランジスタＱ９とＱ８
との面積の比である。
これによって次の関係が得られる。
ここで”ＢＥはＱ８のベース・エミッタ電圧である。こ
の電圧ＶＢＥは絶対温度に対して直線的に減少する関数
である。それ数比Ｒ２／Ｒ１の値を適市に選択すること
によって、電圧ＶＲを温度にｆＢ６関係にすることがで
きる。
の電圧ＶＢＥは絶対温度に対して直線的に減少する関数
である。それ数比Ｒ２／Ｒ１の値を適市に選択すること
によって、電圧ＶＲを温度にｆＢ６関係にすることがで
きる。
第８図は本発明におる低ノイズでかつバイポーラ形のト
ランジスタに良好に適合する特性を有する差動増幅器の
回路略図である。斯様な増Ｉｆｌｉ’ｌ＋”ｒの基本回
路図は周知である。２つのバイポーラ形トランジスタＱ
ＩＯとＱｌｌは、ＭｏｓトランジスタＴｌｌとＴ１２と
によって構成されたカレントミラー回路によって電圧が
加えらｎ、またカレントミラー回路にはその極性の電流
１０が供給さ扛る。またカレントミラー回路として構成
された２つのＭＯＳ トランジスタＴ９とＴＩＯはトラ
ンジスタＱＩＯとＱｌｌに対して電荷を供給する。差動
増幅器の入力側Ｅ＋ とＥ″″の電位が十分に高ければ
、トランジスタＱＩＯとＱｌｌのゲートＧを直接に回路
のマイナス側給電端子に接続して、補助電源をなくする
ことができる５、端子ＳＯはとの差動増幅器の出力側で
ある１、 本発明をｎ形の基体を用いた技術例えば（！ＭＯ３技術
につき説明したが、この実施例に限定さｒない。また実
際に本発明はｐ形の基体とｎ形の僧形拡散部分とを有す
るＭＯ３技術に適用することもできる。
ランジスタに良好に適合する特性を有する差動増幅器の
回路略図である。斯様な増Ｉｆｌｉ’ｌ＋”ｒの基本回
路図は周知である。２つのバイポーラ形トランジスタＱ
ＩＯとＱｌｌは、ＭｏｓトランジスタＴｌｌとＴ１２と
によって構成されたカレントミラー回路によって電圧が
加えらｎ、またカレントミラー回路にはその極性の電流
１０が供給さ扛る。またカレントミラー回路として構成
された２つのＭＯＳ トランジスタＴ９とＴＩＯはトラ
ンジスタＱＩＯとＱｌｌに対して電荷を供給する。差動
増幅器の入力側Ｅ＋ とＥ″″の電位が十分に高ければ
、トランジスタＱＩＯとＱｌｌのゲートＧを直接に回路
のマイナス側給電端子に接続して、補助電源をなくする
ことができる５、端子ＳＯはとの差動増幅器の出力側で
ある１、 本発明をｎ形の基体を用いた技術例えば（！ＭＯ３技術
につき説明したが、この実施例に限定さｒない。また実
際に本発明はｐ形の基体とｎ形の僧形拡散部分とを有す
るＭＯ３技術に適用することもできる。
第１図は公知の装置の路線図、第２ａ図は本発明による
バイポーラ形の機能を有する装置の断面略図、第２ｂ図
は種々のゲート電圧に対する第２ａ図の装置の特性を線
図、第２ｃ図は本発明の装置を示すだめの回路記号を示
す図、第３ａ図は本発明による装置の他の実施例を示す
断面略図、第３ｂ図は第３ａ図の装置に対応するマスク
の配置を示す平面図、第４ａ図は本発明による装置を用
いたカレントミラー回、路を示す回路略図、第１６図は
第４−’ ａ図の回路の部分を構成する例を示す断面略
図、第５図は本発明による装置を用いた他のカレントミ
ラー回路を示す回路略図、第６図は本発明による装置を
用いた電流源を示す回路略図、第７図は本発明による装
置を用いた基阜電圧回路を示す回路略図、第８図は本発
明による装置を用いた差動増幅器を示す回路略図である
。 １．１０・・・基体、２．１１・・・補形拡散部分、３
、牛、５，１２，１３．１生、１７・・・拡散部分、１
５・・・酸化絶縁体、１６・・・ゲートＦＩＧ、Ｉ ＦＩＧ、２．ａ ＦＩＧ、３．ａ ＦＩＧ、３．ｂ ＦＩＧ、４．ｂ
バイポーラ形の機能を有する装置の断面略図、第２ｂ図
は種々のゲート電圧に対する第２ａ図の装置の特性を線
図、第２ｃ図は本発明の装置を示すだめの回路記号を示
す図、第３ａ図は本発明による装置の他の実施例を示す
断面略図、第３ｂ図は第３ａ図の装置に対応するマスク
の配置を示す平面図、第４ａ図は本発明による装置を用
いたカレントミラー回、路を示す回路略図、第１６図は
第４−’ ａ図の回路の部分を構成する例を示す断面略
図、第５図は本発明による装置を用いた他のカレントミ
ラー回路を示す回路略図、第６図は本発明による装置を
用いた電流源を示す回路略図、第７図は本発明による装
置を用いた基阜電圧回路を示す回路略図、第８図は本発
明による装置を用いた差動増幅器を示す回路略図である
。 １．１０・・・基体、２．１１・・・補形拡散部分、３
、牛、５，１２，１３．１生、１７・・・拡散部分、１
５・・・酸化絶縁体、１６・・・ゲートＦＩＧ、Ｉ ＦＩＧ、２．ａ ＦＩＧ、３．ａ ＦＩＧ、３．ｂ ＦＩＧ、４．ｂ
Claims (1)
- 【特許請求の範囲】 １、 ＭＯ８技術によって製作されかつバイポーラ形
トランジスタとしての作用を有する半導体装置であって
、前記装置は所定の導電形の半導体材料の表面上に、逆
の導電形の少なくとも１つの第１の領域と第２の領域と
、を有し、前記第１および第２の領域は導電性ゲートで
覆われた前記半導体材料のゾーンによって相互に分離さ
れており、前記導電性ゲートは絶縁層によって前記半導
体材料から絶縁されておシ、また前記半導体材料と同じ
導電形の第３の領域を有し、前記第１、第２、および第
３の領域はそれぞｎエミッタ電極、コレクタ電極、およ
びペース電極に接続されている半導体装置において、前
記ゲートは前記ゾーンの表面上で導電形の反転を阻止す
るように電圧が加えられており、前記第１の領域と前記
半導体材料とによって形成される接合部は順方向に電圧
が加えら扛、かつバイポーラ形トランジスタの作用を有
するように構成されかつ電圧が加えられていることを特
徴とする半導体装置。 ２、第２の領域と同じｎ形の領域を有し、前記ｎ形の領
域と前記第２の領域とは多数のコレクタ電極として接続
されている特許請求の範囲第１項記載の半導体装置。 ３、半導体材料はそれとは逆の導電形の半導体基体内に
拡散により櫂形に形成されており、かつ前記補形拡散部
分と前記基体とで形成された接合部は逆方向に電圧が加
えられている特許請求の範囲第１項記載の半導体装置。 ４、前記第２の領域は前記第１の領域を完全に包囲して
いる特許請求の範囲第１項記載の半導体装置。 ５、第１の導電形の半導体基体内に、第２の導電形のト
ランジスタのソースとドレインとを構成する第２の導電
形の領域を有し、また前記半導体基体内に、内部に前記
第１の導電形の領域が形成された少なくとも１つの前記
第２の導電形の僧形拡散部分を有し、前記第１−の導電
形の領域は前記第１の導電形のトランジスタのソースと
ドレインとを形成しており、前記第２の導電形の領域を
分離している基体のゾーンの上方に載置されかつ前記第
１の導電形の領域を分離している櫂形拡散部分のゾーン
の上方に載置されかつ絶縁されたゲートと共に電界効果
トランジスタを形成するように設けられた、ゲート電極
を有するＭＯＳ半導体装置において、少なくとも１つの
トランジスタのソースは前記ソースとそのソースが形成
された基体または僧形拡散部分とによって形成される接
合部を導電性にするように電圧を加えられており、相応
するトランジスタのゲートはＭｆＪ記相応するトランジ
スタのチャネル内で導電形の反転を阻止するような電圧
を加えら扛でおり、更に前記相応するトランジスタは、
エミッタが前記ソースに対応しかつコレクタとベースが
それぞれドレインと前記相応するトランジスタの基体捷
たは僧形拡散部分とに対応するバイポーラ形トランジス
タの特性を有することを特徴とする半導体装置６．６、
バイポーラ形トランジスタのコレクタに対、 応する
領域は、エミッタに対応する領域を完全に包囲するよう
に構成されている特許請求の範囲第５項記載の半導体装
置。 ７ 櫂形拡散部分向にある少なくとも１つの第１の導電
形のトランジスタはドレインが、基体内に設けられた第
２の導電形の少なくとも１つのトランジスタの１２レイ
ンに接続さｎていて、相補形のインバータを形成してい
る特許請求の範囲第５項記載の半導体装置。 ８、基体はｎ形でありかつ僧形拡散部分はｐ形である特
許請求の範囲第５項記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH2474/82A CH648434A5 (fr) | 1982-04-23 | 1982-04-23 | Dispositif semiconducteur presentant une caracteristique de fonctionnement d'un transistor bipolaire et circuit m0s incorporant un tel dispositif. |
| CH2474/828 | 1982-04-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207672A true JPS58207672A (ja) | 1983-12-03 |
Family
ID=4234614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7017583A Pending JPS58207672A (ja) | 1982-04-23 | 1983-04-22 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0093086A3 (ja) |
| JP (1) | JPS58207672A (ja) |
| CA (1) | CA1245372A (ja) |
| CH (1) | CH648434A5 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU5308486A (en) * | 1984-12-29 | 1986-07-29 | Licencia Talalmanyokat Ertekesito Es Innovacios Kulkereskedelmi Vallalat | Active circuit element |
| CH661600A5 (fr) * | 1985-01-17 | 1987-07-31 | Centre Electron Horloger | Source de tension de reference. |
| DE3824694A1 (de) * | 1988-07-20 | 1990-02-01 | Fraunhofer Ges Forschung | Halbleiterschaltung fuer schnelle schaltvorgaenge |
| US4965872A (en) * | 1988-09-26 | 1990-10-23 | Vasudev Prahalad K | MOS-enhanced, self-aligned lateral bipolar transistor made of a semiconductor on an insulator |
| JP3325396B2 (ja) * | 1994-08-19 | 2002-09-17 | 株式会社東芝 | 半導体集積回路 |
| SE0200414D0 (sv) | 2002-02-13 | 2002-02-13 | Ericsson Telefon Ab L M | Semiconductor fabrication process lateral pnp transistor, and integrated circuit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50158285A (ja) * | 1974-06-10 | 1975-12-22 | ||
| JPS5268382A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Semiconductor circuit unit |
| JPS52105783A (en) * | 1976-03-03 | 1977-09-05 | Hitachi Ltd | Semicondcutor unit |
| JPS5320872B1 (ja) * | 1967-11-30 | 1978-06-29 | ||
| JPS5588372A (en) * | 1978-12-26 | 1980-07-04 | Sanyo Electric Co Ltd | Lateral type transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1252362A (ja) * | 1969-03-11 | 1971-11-03 | ||
| US3958267A (en) * | 1973-05-07 | 1976-05-18 | National Semiconductor Corporation | Current scaling in lateral pnp structures |
-
1982
- 1982-04-23 CH CH2474/82A patent/CH648434A5/fr not_active IP Right Cessation
-
1983
- 1983-04-22 CA CA000426527A patent/CA1245372A/fr not_active Expired
- 1983-04-22 JP JP7017583A patent/JPS58207672A/ja active Pending
- 1983-04-22 EP EP83810169A patent/EP0093086A3/fr not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320872B1 (ja) * | 1967-11-30 | 1978-06-29 | ||
| JPS50158285A (ja) * | 1974-06-10 | 1975-12-22 | ||
| JPS5268382A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Semiconductor circuit unit |
| JPS52105783A (en) * | 1976-03-03 | 1977-09-05 | Hitachi Ltd | Semicondcutor unit |
| JPS5588372A (en) * | 1978-12-26 | 1980-07-04 | Sanyo Electric Co Ltd | Lateral type transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0093086A2 (fr) | 1983-11-02 |
| CA1245372A (fr) | 1988-11-22 |
| EP0093086A3 (fr) | 1985-10-02 |
| CH648434A5 (fr) | 1985-03-15 |
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