JPH02130868A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02130868A JPH02130868A JP63284772A JP28477288A JPH02130868A JP H02130868 A JPH02130868 A JP H02130868A JP 63284772 A JP63284772 A JP 63284772A JP 28477288 A JP28477288 A JP 28477288A JP H02130868 A JPH02130868 A JP H02130868A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、高周波増幅用の半導体装置に関するもので、
特にＴＶ、ＶＴＲ用チューナ、ＦＭチューナ等の受信機
に使用されるものである。
特にＴＶ、ＶＴＲ用チューナ、ＦＭチューナ等の受信機
に使用されるものである。
（従来の技術）
従来、チューナの高周波増幅回路に使用されている半導
体装置はＭＯＳ電界効果素子とバイポーラトランジスタ
が同一基板上に形成され、その回路は第２図のようにな
っており、ＭＯＳ電界効果素子ＦＥＴとダーリントン接
続されたバイポーラトランジスタ”ｒｒｌ、Ｔｒ２がダ
イオードＤｉを介してカスコード接続されている。］、
は入力端子、２は接地端子、３は制御端子、４は出力端
子、Ｇはゲート、Ｄはドレイン、Ｓはソース、ＥＩＥ２
はエミッタ、ＣＩ、Ｃ２はコレクタ、Ｂ ｌ ＋Ｂ２は
ベースである。この半導体装置の断面図は第３図に示す
様にＩ”Ｓｉ基板１にコレクタＮ＋埋め込み層１１を形
成した後Ｐ形エピタキシャル層２を形成したウェハを使
用している。第３図中、３は入力保護ダイオードのベー
ス（Ｎ形）領域、４．５は入力保護ダイオードのエミッ
タＰ＋領域、６はダイオードキャパシタのＰ４領域、７
はダイオードキャパシタのＮ１領域、８はソースＮ＋領
域、９はドレインＮ＋領域、１０はゲート酸化膜、１１
はコレクタＮ”埋め込み層、１２はコレクタＮ領域、１
３はコレクタＮ＋領域、１４．１７はＰ形活性ベース領
域、１５．１８はＰ＋不活性ベース領域、１６．１９は
Ｎ＋エミッタ領域、２０は保護酸化膜、２１．２２は保
護ダイオードのエミッタ電極、２３は不純物を含まない
多結晶半導体、２４はＮ形の高濃度不純物をドープした
多結晶半導体、２５はダイオードキャパシタ上部電極、
２６はソースとダイオードキャパシタ配線電極、２７は
ゲート電極、２８はドレイン−エミッタ部配線電極、２
９はエミッタ・ベース部配線電極、３０はベース電極、
３１はコレクタ電極であり、これらにより、入力保護ダ
イオード、ダイオード（キャパシタンス） 、ＭＯＳ電
界効果素子ＦＥＴ。
体装置はＭＯＳ電界効果素子とバイポーラトランジスタ
が同一基板上に形成され、その回路は第２図のようにな
っており、ＭＯＳ電界効果素子ＦＥＴとダーリントン接
続されたバイポーラトランジスタ”ｒｒｌ、Ｔｒ２がダ
イオードＤｉを介してカスコード接続されている。］、
は入力端子、２は接地端子、３は制御端子、４は出力端
子、Ｇはゲート、Ｄはドレイン、Ｓはソース、ＥＩＥ２
はエミッタ、ＣＩ、Ｃ２はコレクタ、Ｂ ｌ ＋Ｂ２は
ベースである。この半導体装置の断面図は第３図に示す
様にＩ”Ｓｉ基板１にコレクタＮ＋埋め込み層１１を形
成した後Ｐ形エピタキシャル層２を形成したウェハを使
用している。第３図中、３は入力保護ダイオードのベー
ス（Ｎ形）領域、４．５は入力保護ダイオードのエミッ
タＰ＋領域、６はダイオードキャパシタのＰ４領域、７
はダイオードキャパシタのＮ１領域、８はソースＮ＋領
域、９はドレインＮ＋領域、１０はゲート酸化膜、１１
はコレクタＮ”埋め込み層、１２はコレクタＮ領域、１
３はコレクタＮ＋領域、１４．１７はＰ形活性ベース領
域、１５．１８はＰ＋不活性ベース領域、１６．１９は
Ｎ＋エミッタ領域、２０は保護酸化膜、２１．２２は保
護ダイオードのエミッタ電極、２３は不純物を含まない
多結晶半導体、２４はＮ形の高濃度不純物をドープした
多結晶半導体、２５はダイオードキャパシタ上部電極、
２６はソースとダイオードキャパシタ配線電極、２７は
ゲート電極、２８はドレイン−エミッタ部配線電極、２
９はエミッタ・ベース部配線電極、３０はベース電極、
３１はコレクタ電極であり、これらにより、入力保護ダ
イオード、ダイオード（キャパシタンス） 、ＭＯＳ電
界効果素子ＦＥＴ。
バイポーラトランジスタＴｒｉ、Ｔｒ２を構成している
。
。
（発明が解決しようとする課題）
第３図に示した構造の半導体装置はトランジスタＴｒｌ
、Ｔｒ２部のコレクタ耐圧を得るためＥ Ｐ〜Ｓｔ基板
１にコレクタ埋め込み層１１を形成し、その上にＰ形エ
ピタキシャル層２を形成している。この様な構造である
と、トランジスタＴｒｉ、Ｔｒ２部と同一基板上に形成
されるＭＯＳ電界効果素子ＦＥＴにおいて、高周波領域
でのソース抵抗が増加する。その原因としてソース部の
電流経路は、ソースとダイオードキャパシタ配線電極２
６からボンディングワイヤを通りリードフレームへ流れ
る経路と、ソースとダイオードキャパシタ配線電極２６
からダイオードキャパシタＰ＋領域６・Ｐ形エピタキシ
ャル層２・Ｐ−３ｉ基板１を通る縦方向の電流経路があ
り、この場合縦方向の電流経路にＰ−８ｔ基板１がある
ためソース抵抗の増加をまねいている。ソース抵抗が大
きいと高周波利得が低下し、さらにはＮＦが悪化する欠
点がある。尚、高周波領域ではボンディングワイヤが高
インダクタンスとなって電流の流れが少なくなるため、
縦方向の電流経路に電流が流れるようなる。
、Ｔｒ２部のコレクタ耐圧を得るためＥ Ｐ〜Ｓｔ基板
１にコレクタ埋め込み層１１を形成し、その上にＰ形エ
ピタキシャル層２を形成している。この様な構造である
と、トランジスタＴｒｉ、Ｔｒ２部と同一基板上に形成
されるＭＯＳ電界効果素子ＦＥＴにおいて、高周波領域
でのソース抵抗が増加する。その原因としてソース部の
電流経路は、ソースとダイオードキャパシタ配線電極２
６からボンディングワイヤを通りリードフレームへ流れ
る経路と、ソースとダイオードキャパシタ配線電極２６
からダイオードキャパシタＰ＋領域６・Ｐ形エピタキシ
ャル層２・Ｐ−３ｉ基板１を通る縦方向の電流経路があ
り、この場合縦方向の電流経路にＰ−８ｔ基板１がある
ためソース抵抗の増加をまねいている。ソース抵抗が大
きいと高周波利得が低下し、さらにはＮＦが悪化する欠
点がある。尚、高周波領域ではボンディングワイヤが高
インダクタンスとなって電流の流れが少なくなるため、
縦方向の電流経路に電流が流れるようなる。
本発明は上記の事情に鑑みてなされたもので、ＭＯＳ電
界効果素子とバイポーラトランジスタを同一の基板上に
形成した半導体装置において、高周波利得を向上し得、
且つＮＦ（雑音指数）を小さくし得る半導体装置を提供
することを目的とする。
界効果素子とバイポーラトランジスタを同一の基板上に
形成した半導体装置において、高周波利得を向上し得、
且つＮＦ（雑音指数）を小さくし得る半導体装置を提供
することを目的とする。
［発明の構成］
（課題を解決するための手段と作用）
本発明は上記目的を達成するために、同一ウェハ内にＭ
ＯＳ形電界効果素子とバイポーラトランジスタが形成さ
れ、ＭＯＳ形電界効果素子のソース電極がボンディング
ワイヤによりリードフレームに接続された高周波用半導
体装置において、高濃度の不純物を含む第１導電型半導
体基板上に、この半導体基板より濃度の低い不純物を含
む第１導電型第１エピタキシャル層が形成され、この第
１エピタキシャル層に高濃度の不純物を含む第２導電型
埋め込み層が形成され、さらにこの埋め込み層及び前記
第１エピタキシャル層上に前記半導体基板より濃度の低
い不純物を含む第１導電型第２エピタキシャル層が形成
された構造のウェハを使用してＭＯＳ形電界効果素子と
バイポーラトランジスタを形成したことを特徴とするも
ので、このような構造のウェハを用いることにより、Ｍ
ＯＳ形電界効果素子のソース抵抗を低下させ、高周波利
得を向上させ、ＮＦを小さくするものである。
ＯＳ形電界効果素子とバイポーラトランジスタが形成さ
れ、ＭＯＳ形電界効果素子のソース電極がボンディング
ワイヤによりリードフレームに接続された高周波用半導
体装置において、高濃度の不純物を含む第１導電型半導
体基板上に、この半導体基板より濃度の低い不純物を含
む第１導電型第１エピタキシャル層が形成され、この第
１エピタキシャル層に高濃度の不純物を含む第２導電型
埋め込み層が形成され、さらにこの埋め込み層及び前記
第１エピタキシャル層上に前記半導体基板より濃度の低
い不純物を含む第１導電型第２エピタキシャル層が形成
された構造のウェハを使用してＭＯＳ形電界効果素子と
バイポーラトランジスタを形成したことを特徴とするも
ので、このような構造のウェハを用いることにより、Ｍ
ＯＳ形電界効果素子のソース抵抗を低下させ、高周波利
得を向上させ、ＮＦを小さくするものである。
（実施例）
第１図は本発明によるチューナの高周波増幅回路に使用
されてい多半導体装置の一実施例を示す。
されてい多半導体装置の一実施例を示す。
第１図の半導体装置は２Ｘ１０１９（１）−３のボロン
ドープされたＰ形のＳｔ基板３２に２ Ｘ １０ ”Ｃ
ｍ−’の濃度のボロンを含んだＰ形エピタキシャル層３
３を成長させた後、濃度５ Ｘ １０ ”（１）−３の
アンチモンのコレクタＮ１埋め込み層１１を形成し、さ
らに２ Ｘ Ｉ Ｑ １５ｃｍ−’の濃度のボロンを含
んだエピタキシャル層２を成長させた後、保護酸化膜２
０を通し、それぞれリンを１５０ ｋｅｙ ・５×１０
”０１１１−３５０ｋｅｙ ・２Ｘ１０１５ｃｍ−’
６０ｋｅｖ ・５ｘ １０１３ｃｏ＋づの加速電圧及
びドーズ量にてインプラした後、１２００℃Ｎ２中で６
時間拡散し、それぞれコレクタＮ領域１２、コレクタＮ
＋領域１３、保護ダイオードのベース（Ｎ形）領域３を
形成する。さらにボロンを５０ ｋｅｙ２Ｘ１０”ｃｏ
＋−’、４０ｋｅｖ ・５Ｘ１０１３ｃａ＋づの加速
電圧及びドーズ量にてインプラした後、拡散を行い前者
のインプラ条件でＰ１不活性ベース領域１５．１８と保
護ダイオードのエミッタＰ＋領域４．５とダイオードキ
ャパシタのＰ＋領域６を形成し、後者の条件でＰ形活性
ベース領域１４゜１７を形成し、さらにＦＥＴのゲート
酸化膜１０を形成した後、不純物を含まない多結晶半導
体２３を形成し、エミッタ部をＰＥＰ（Ｐｈｏｔ。
ドープされたＰ形のＳｔ基板３２に２ Ｘ １０ ”Ｃ
ｍ−’の濃度のボロンを含んだＰ形エピタキシャル層３
３を成長させた後、濃度５ Ｘ １０ ”（１）−３の
アンチモンのコレクタＮ１埋め込み層１１を形成し、さ
らに２ Ｘ Ｉ Ｑ １５ｃｍ−’の濃度のボロンを含
んだエピタキシャル層２を成長させた後、保護酸化膜２
０を通し、それぞれリンを１５０ ｋｅｙ ・５×１０
”０１１１−３５０ｋｅｙ ・２Ｘ１０１５ｃｍ−’
６０ｋｅｖ ・５ｘ １０１３ｃｏ＋づの加速電圧及
びドーズ量にてインプラした後、１２００℃Ｎ２中で６
時間拡散し、それぞれコレクタＮ領域１２、コレクタＮ
＋領域１３、保護ダイオードのベース（Ｎ形）領域３を
形成する。さらにボロンを５０ ｋｅｙ２Ｘ１０”ｃｏ
＋−’、４０ｋｅｖ ・５Ｘ１０１３ｃａ＋づの加速
電圧及びドーズ量にてインプラした後、拡散を行い前者
のインプラ条件でＰ１不活性ベース領域１５．１８と保
護ダイオードのエミッタＰ＋領域４．５とダイオードキ
ャパシタのＰ＋領域６を形成し、後者の条件でＰ形活性
ベース領域１４゜１７を形成し、さらにＦＥＴのゲート
酸化膜１０を形成した後、不純物を含まない多結晶半導
体２３を形成し、エミッタ部をＰＥＰ（Ｐｈｏｔ。
Ｅ ｎｇｒａｖｅ Ｐ ｒｏｃｅｓｓ）にて開口した
後、Ｎ形の高濃度不純物をドープした多結晶半導体２４
を形成し、ＰＥＰを行いＡｓを４０ｋｅｖ・ｌＸ１０１
５０１１１−’の条件にてインプラした後アニールを行
い、ソースＮ＋領域８、ドレインＮ″″領域９及びバイ
ポーラトランジスタＴｒ１．Ｔｒ２のＮ４エミッタ領域
１６．１９を形成した後、酸化膜２０の開孔に保護ダイ
オードのエミッタ電極２１．２２、ダイオードキャパシ
タ上部電極２５、ソースとダイオードキャパシタ配線電
極２６、ゲート電極２７、ドレイン・エミッタ配線電極
２８、ベース・エミッタ配線電極２９、ベース電極３０
、コレクタ電極３１を形成した。ここで電極２２は電極
２７に、電極２１は電極２６に、電極２５は電極２９に
配線されている。又、ソースとダイオードキャパシタ配
線電極２６はボンディングワイヤによりリードフレーム
に接続され、ＦＥＴのソースＮ＋領域８の電流はソース
とダイオードキャパシタ配線電極２６からボンディング
ワイヤを通りリードフレームへ流れる。
後、Ｎ形の高濃度不純物をドープした多結晶半導体２４
を形成し、ＰＥＰを行いＡｓを４０ｋｅｖ・ｌＸ１０１
５０１１１−’の条件にてインプラした後アニールを行
い、ソースＮ＋領域８、ドレインＮ″″領域９及びバイ
ポーラトランジスタＴｒ１．Ｔｒ２のＮ４エミッタ領域
１６．１９を形成した後、酸化膜２０の開孔に保護ダイ
オードのエミッタ電極２１．２２、ダイオードキャパシ
タ上部電極２５、ソースとダイオードキャパシタ配線電
極２６、ゲート電極２７、ドレイン・エミッタ配線電極
２８、ベース・エミッタ配線電極２９、ベース電極３０
、コレクタ電極３１を形成した。ここで電極２２は電極
２７に、電極２１は電極２６に、電極２５は電極２９に
配線されている。又、ソースとダイオードキャパシタ配
線電極２６はボンディングワイヤによりリードフレーム
に接続され、ＦＥＴのソースＮ＋領域８の電流はソース
とダイオードキャパシタ配線電極２６からボンディング
ワイヤを通りリードフレームへ流れる。
以上のように、同一半導体基板内にＭＯＳ形電界効果素
子ＦＥＴ、バイポーラトランジスタＴｒ１．Ｔｒ２、入
力保護ダイオード、ダイオード（キャパシタンス）を形
成することができる。
子ＦＥＴ、バイポーラトランジスタＴｒ１．Ｔｒ２、入
力保護ダイオード、ダイオード（キャパシタンス）を形
成することができる。
本発明のその他の実施例を第５図、第６図に示す。第５
図の例は第１エピタキシャル層３３′の不純物濃度が５
Ｘ １０ ”ｃｍ−’、第２エピタキシャル層２の不
純物濃度が２ Ｘ １０ ”ｃｍ−’で各々の厚みを２
０μｍ、５μ−とした例である。尚、第１エピタキシャ
ル層３３′はＰ−層となるが、従来のＳＬ基板１に比べ
て著しく薄いため電流への影響はほとんどなくなる。一
方、第６図の例は第１エピタキシャル層３３を成長させ
た後に、コレクタＮ＋埋め込み層１１とＰ＋埋め込み層
１１′の両方を形成してから、第２エピタキシャル層２
を成長させたウェハを用いることにより、ソースＮ＋領
域８とＰ＋＋領域領域のＳｌ基板３２との間をＰ＋埋め
込み層１１′によりつないだ例である。
図の例は第１エピタキシャル層３３′の不純物濃度が５
Ｘ １０ ”ｃｍ−’、第２エピタキシャル層２の不
純物濃度が２ Ｘ １０ ”ｃｍ−’で各々の厚みを２
０μｍ、５μ−とした例である。尚、第１エピタキシャ
ル層３３′はＰ−層となるが、従来のＳＬ基板１に比べ
て著しく薄いため電流への影響はほとんどなくなる。一
方、第６図の例は第１エピタキシャル層３３を成長させ
た後に、コレクタＮ＋埋め込み層１１とＰ＋埋め込み層
１１′の両方を形成してから、第２エピタキシャル層２
を成長させたウェハを用いることにより、ソースＮ＋領
域８とＰ＋＋領域領域のＳｌ基板３２との間をＰ＋埋め
込み層１１′によりつないだ例である。
これらの実施例によればさらにソース抵抗の低減化が可
能となる。
能となる。
第４図はＮＦのウエハＰ−Ｐ−層厚さ依存性を示す。Ｆ
ＥＴのソース抵抗の大部分はＰ及びＰ層によるためその
厚さに依存している。従来構造ではＰ／Ｐ−層の厚さが
１４０μ■付近であり、本発明の構造ではＰ／Ｐ層もし
くはＰ／Ｐ−層の厚さが約２５μｍとなっている。本発
明の構造の場合従来と比べてＮＦ値が約１／３程度に減
少する。
ＥＴのソース抵抗の大部分はＰ及びＰ層によるためその
厚さに依存している。従来構造ではＰ／Ｐ−層の厚さが
１４０μ■付近であり、本発明の構造ではＰ／Ｐ層もし
くはＰ／Ｐ−層の厚さが約２５μｍとなっている。本発
明の構造の場合従来と比べてＮＦ値が約１／３程度に減
少する。
尚、上記第５図に示した実施例において、第１エピタキ
シャル層の不純物濃度は３ Ｘ １０ ”ＣＩ！１−’
から６ Ｘ １０１４ｃｒｎ−’の間にすると効果的で
ある。
シャル層の不純物濃度は３ Ｘ １０ ”ＣＩ！１−’
から６ Ｘ １０１４ｃｒｎ−’の間にすると効果的で
ある。
又、上記各実施例において、第１エピタキシャル層の厚
さは２０〜３０μｌの間にすると効果的である。
さは２０〜３０μｌの間にすると効果的である。
［発明の効果］
以上述べたように本発明によれば、同一ウェハ内にＭＯ
ＳＯ８等電界効果素子イポーラトランジスタが形成され
、ＭＯＳＯ８等電界効果素子−ス電極がボンディングワ
イヤによりリードフレームに接続された高周波用半導体
装置において、高濃度の不純物を含む第１導電型半導体
基板上に、この半導体基板より濃度の低い不純物を含む
第１導電型第１エピタキシャル層が形成され、この第１
エピタキシャル層に高濃度の不純物を含む第２導電型埋
め込み層が形成され、さらにこの埋め込み層及び前記第
１エピタキシャル層上に前記半導体基板より濃度の低い
不純物を含む第１導電型第２エピタキシャル層が形成さ
れた構造のウェハを用いることにより、ＭＯＳＯ８等電
界効果素子−ス抵抗を低下させ、高周波利得を向上させ
、ＮＦを小さくすることができる。
ＳＯ８等電界効果素子イポーラトランジスタが形成され
、ＭＯＳＯ８等電界効果素子−ス電極がボンディングワ
イヤによりリードフレームに接続された高周波用半導体
装置において、高濃度の不純物を含む第１導電型半導体
基板上に、この半導体基板より濃度の低い不純物を含む
第１導電型第１エピタキシャル層が形成され、この第１
エピタキシャル層に高濃度の不純物を含む第２導電型埋
め込み層が形成され、さらにこの埋め込み層及び前記第
１エピタキシャル層上に前記半導体基板より濃度の低い
不純物を含む第１導電型第２エピタキシャル層が形成さ
れた構造のウェハを用いることにより、ＭＯＳＯ８等電
界効果素子−ス抵抗を低下させ、高周波利得を向上させ
、ＮＦを小さくすることができる。
第１図は本発明の一実施例を示す断面図、第２図は従来
の半導体装置の等価回路図、第３図は従来の半導体装置
の断面図、第４図はＮＦのＰ／Ｐ−・Ｐ／Ｐ層厚さの依
存性を示す特性図、第５図及び第６図はそれぞれ本発明
の他の実施例を示す断面図である。 １・・・Ｐ−５ｉ基板、２・・・Ｐ形エピタキシャル層
、３・・・保護ダイオードのベース（Ｎ形）領域、４．
５・・・保護ダイオードのエミッタのＰ９領域、６・・
・ダイオードキャパシタのＰ＋領域、７・・・ダイオー
ドキャパシタのＮ＋領領域８・・・ソースＮ＋領域、９
・・・ドレインＮ１領域、１０・・・ゲート酸化膜、１
１・・・コレクタＮ＋領域め込み層、１１’・・・Ｐ＋
埋め込み層、１２・・・コレクタＮ領域、１３・・・コ
レクタＮ＋領域、１４．１７・・・Ｐ形活性ベース領域
、１５．１８・・・Ｐ＋不活性ベース領域、１６．１９
・・・Ｎ＋エミッタ領域、２０・・・保護酸化膜、２１
．２２・・・保護ダイオードのエミッタ電極、２３・・
・不純物を含まない多結晶半導体、２４・・・Ｎ形の高
濃度不純物をドープした多結晶半導体、２５・・・ダイ
オードキャパシタ上部電極、２６・・・ソースとダイオ
ードキャパシタ配線電極、２７・・・ゲート電極、２８
・・・ドレイン・エミッタ配線電極、２９・・・エミッ
タ・ベース配線電極、３０・・・ベース電極、３１・・
・コレクタ電極、３２・・・Ｐ形の高濃度Ｓｉ基板、３
３．３３’・・・Ｐ形エピタキシャル層。
の半導体装置の等価回路図、第３図は従来の半導体装置
の断面図、第４図はＮＦのＰ／Ｐ−・Ｐ／Ｐ層厚さの依
存性を示す特性図、第５図及び第６図はそれぞれ本発明
の他の実施例を示す断面図である。 １・・・Ｐ−５ｉ基板、２・・・Ｐ形エピタキシャル層
、３・・・保護ダイオードのベース（Ｎ形）領域、４．
５・・・保護ダイオードのエミッタのＰ９領域、６・・
・ダイオードキャパシタのＰ＋領域、７・・・ダイオー
ドキャパシタのＮ＋領領域８・・・ソースＮ＋領域、９
・・・ドレインＮ１領域、１０・・・ゲート酸化膜、１
１・・・コレクタＮ＋領域め込み層、１１’・・・Ｐ＋
埋め込み層、１２・・・コレクタＮ領域、１３・・・コ
レクタＮ＋領域、１４．１７・・・Ｐ形活性ベース領域
、１５．１８・・・Ｐ＋不活性ベース領域、１６．１９
・・・Ｎ＋エミッタ領域、２０・・・保護酸化膜、２１
．２２・・・保護ダイオードのエミッタ電極、２３・・
・不純物を含まない多結晶半導体、２４・・・Ｎ形の高
濃度不純物をドープした多結晶半導体、２５・・・ダイ
オードキャパシタ上部電極、２６・・・ソースとダイオ
ードキャパシタ配線電極、２７・・・ゲート電極、２８
・・・ドレイン・エミッタ配線電極、２９・・・エミッ
タ・ベース配線電極、３０・・・ベース電極、３１・・
・コレクタ電極、３２・・・Ｐ形の高濃度Ｓｉ基板、３
３．３３’・・・Ｐ形エピタキシャル層。
Claims (5)
- （１）同一ウェハ内にＭＯＳ形電界効果素子とバイポー
ラトランジスタが形成され、ＭＯＳ形電界効果素子のソ
ース電極がボンディングワイヤによりリードフレームに
接続された高周波用半導体装置において、高濃度の不純
物を含む第１導電型半導体基板上に、この半導体基板よ
り濃度の低い不純物を含む第１導電型第１エピタキシャ
ル層が形成され、この第１エピタキシャル層に高濃度の
不純物を含む第２導電型埋め込み層が形成され、さらに
この埋め込み層及び前記第１エピタキシャル層上に前記
半導体基板より濃度の低い不純物を含む第１導電型第２
エピタキシャル層が形成された構造のウェハを使用して
ＭＯＳ形電界効果素子とバイポーラトランジスタを形成
したことを特徴とする半導体装置。 - （２）第１エピタキシャル層の不純物濃度が第２エピタ
キシャル層の不純物濃度より低いことを特徴とする請求
項１記載の半導体装置。 - （３）第１エピタキシャル層の不純物濃度が３×１０＾
１＾４ｃｍ＾−＾３から６×１０＾１＾４ｃｍ＾−＾３
の間であることを特徴とする請求項２記載の半導体装置
。 - （４）第１エピタキシャル層の厚さが２０〜３０μｍの
間にあることを特徴とする請求項１記載の半導体装置。 - （５）同一ウェハ内にＭＯＳ形電界効果素子とバイポー
ラトランジスタが形成され、ＭＯＳ形電界効果素子のソ
ース電極がボンディングワイヤによりリードフレームに
接続された、高周波用半導体装置において、高濃度の不
純物を含む第１導電型半導体基板上に、この半導体基板
より濃度の低い不純物を含む第１導電型第１エピタキシ
ャル層が形成され、この第１エピタキシャル層に高濃度
の不純物を含む第１導電型埋め込み層及び第２導電型埋
め込み層が各々形成され、さらにこの各埋め込み層及び
前記第１エピタキシャル層上に前記半導体基板より濃度
の低い不純物を含む第１導電型第２エピタキシャル層が
形成された構造のウェハを使用してＭＯＳ形電界効果素
子とバイポーラトランジスタを形成し、このＭＯＳ形電
界効果素子のソース電極と接続された第１導電型拡散領
域と前記第１導電型埋め込み層と前記半導体基板とが拡
散により接続された構造となっていることを特徴とする
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284772A JPH07112024B2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
| US07/436,056 US5021859A (en) | 1988-11-10 | 1989-11-09 | High-frequency amplifying semiconductor device |
| KR1019890016289A KR930002511B1 (ko) | 1988-11-10 | 1989-11-10 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284772A JPH07112024B2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130868A true JPH02130868A (ja) | 1990-05-18 |
| JPH07112024B2 JPH07112024B2 (ja) | 1995-11-29 |
Family
ID=17682816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284772A Expired - Fee Related JPH07112024B2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5021859A (ja) |
| JP (1) | JPH07112024B2 (ja) |
| KR (1) | KR930002511B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008018B1 (ko) * | 1991-06-27 | 1993-08-25 | 삼성전자 주식회사 | 바이씨모스장치 및 그 제조방법 |
| US5268316A (en) * | 1991-12-06 | 1993-12-07 | National Semiconductor Corporation | Fabrication process for Schottky diode with localized diode well |
| US5405790A (en) * | 1993-11-23 | 1995-04-11 | Motorola, Inc. | Method of forming a semiconductor structure having MOS, bipolar, and varactor devices |
| US5578860A (en) * | 1995-05-01 | 1996-11-26 | Motorola, Inc. | Monolithic high frequency integrated circuit structure having a grounded source configuration |
| DE19821726C1 (de) * | 1998-05-14 | 1999-09-09 | Texas Instruments Deutschland | Ingegrierte CMOS-Schaltung für die Verwendung bei hohen Frequenzen |
| US7449389B2 (en) * | 2006-10-27 | 2008-11-11 | Infineon Technologies Ag | Method for fabricating a semiconductor structure |
| US9171838B2 (en) | 2012-08-14 | 2015-10-27 | Sony Corporation | Integrated semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717161A (en) * | 1980-05-16 | 1982-01-28 | Siemens Ag | Method of producing mos and bipolar semiconductor integrated circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154063A (ja) * | 1984-12-26 | 1986-07-12 | Toshiba Corp | 光半導体装置およびその製造方法 |
| JPS62122307A (ja) * | 1985-08-28 | 1987-06-03 | Toshiba Corp | 利得制御増幅回路 |
-
1988
- 1988-11-10 JP JP63284772A patent/JPH07112024B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-09 US US07/436,056 patent/US5021859A/en not_active Expired - Lifetime
- 1989-11-10 KR KR1019890016289A patent/KR930002511B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717161A (en) * | 1980-05-16 | 1982-01-28 | Siemens Ag | Method of producing mos and bipolar semiconductor integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| US5021859A (en) | 1991-06-04 |
| KR900008615A (ko) | 1990-06-03 |
| KR930002511B1 (ko) | 1993-04-03 |
| JPH07112024B2 (ja) | 1995-11-29 |
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|---|---|---|---|
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