JPH01120054A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に三重拡散形
バイポーラトランジスタとＭＯＳトランジスタとを同一
基板上に形成する半導体装置の製造方法に関する。

〔従来の技術〕

縦型ＮＰＮトランジスタと相補性が良く、かつ高性能の
バイポーラトランジスタとして三重拡散形ＰＮＰトラン
ジスタが開発され、実用化されている。

この三重拡散形ＰＮＰトランジスタをアナログ・デジタ
ル共存形ＬＳＩに適用した従来の半導体装置の一例を第
３図に示す。この例ではＰチャネルＭＯＳトランジスタ
によりデジタル部を形成している６以下、この半導体装
置の製造方法を簡単に説明する。

まず、Ｎ形埋込Ｎ　２　ａおよびＰ“形埋込層３ａおよ
び３ｂを有するＰ−形シリコン基板１上にＮ−形エピタ
キシャル層４を形成する。次いで、このエピタキシャル
層４表面より三重拡散形ＰＮＰトランジスタのコレクタ
領域の一部となるＰ形第１コレクタ領域５ａを形成する
。次にコレクタ領域の一部となるＰ＋形第２コレクタ領
域６ａとＰ＋形絶縁分離領域６ｂとを同時に形成する。

このときＰ形第１コレクタ領域５ａおよびＰ＋形第２コ
レクタ領域６ａはともにＰ＋形埋込層３ａと連続し、Ｐ
＋形絶縁分離領域６ｂはＰ＋形埋込層３ｂと連続するよ
うに形成する。

次いでＰ形第１コレクタ領域５ａ内にＮ形ベース領域７
ａを形成した後、Ｐ＋形エミッタ領域８ａ、Ｐ＋形コレ
クタコンタクト領域８ｂおよびＰチャネルＭＯ３）ラン
ジスタのＰ＋形ソース・ドレイン領域８ｃを同時に形成
し、次にＮ＋形ベースコンタクト領域９ａを形成する。

次いでゲート酸化膜１０を形成した後、絶縁酸化膜１１
の開口を通じて三重拡散形ＰＮＰトランジスタのエミッ
タ、ベース、コレクタの各型１１２ａ、１２ｂ、１２ｃ
及びＰチャネルＭＯＳトランジスタのソース・ドレイン
電極およびグー１〜電極１２ｄ。

１２ｅをそれぞれ形成し半導体装置を完成させる。

このようにして形成された三重拡散形ＰＮＰ）ランジス
タは、Ｐ形第１コレクタ領域５ａ、Ｎ形ベース領域７ａ
およびＰ＋形エミッタ領域８ａを拡散やイオン注入で形
成するので、ベース幅の制御が容易であり、電流増幅率
ｈＦＥのコトロール上好ましい。また、ベース領域が高
濃度であるためバンチスルーの心配がなく、ベース幅を
ＮＰＮ）ランジスタ並に小さくでき、しかも不純物勾配
を生じているため、ｈＦＰ、の電流依存性や高周波特性
が飛躍的に改善される。したがってＮＰＮＩ−ランジス
タとの相補性も極めて良好であり、純コンプリメンタリ
・トランジスタとしてオーディオ増幅器の出力部等への
適用が考えられている。

上述の製造方法によれば、このように性能の高い三重拡
散形ＰＮＰ）ランジスタと同時に、ＰチャネルＭＯＳト
ランジスタを形成することができるので、アナログ部・
デジタル部の１チツプ化が実現でき、さらなる応用が図
れる利点がある。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来の半導体装置の製造方法で
は、ＰチャネルＭＯＳトランジスタのソース・ドレイン
領域８ｃが三重拡散形ＰＮＰトランジスタのエミッタ領
域８ａおよびコレクタコンタクト領域８ｂと同時に高濃
度で浅いＰ＋形拡散領域として形成されるため、この拡
散領域とＮ−形エピタキシャル層４との接合において、
ソース・ドレイン領域の濃度勾配が急峻となり、トレイ
ン近傍での電界強度が大きくなって、ソース・ドレイン
耐圧が低くなるという欠点がある。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、第１導電形半導体基
板表面より第２導電形不純物を導入し第１埋込層を形成
する工程と、該第１埋込層内に高濃度の第１導電形不純
物を導入し第２埋込層を形成する工程と、前記第２埋込
層を含む全面に第２導電形のエピタキシャル層を形成す
る工程と、前記エピタキシャル層表面より低濃度の第１
導電形不純物を導入し前記第２埋込層に接続するバイポ
ーラトランジスタのコレクタ領域を形成すると同時にエ
ピタキシャル層内にＭＯＳトランジスタの第１のソース
・ドレイン領域を形成する工程と、前記コレクタ領域内
に第２導電形不純物を導入しベース領域を形成する工程
と、前記ベース領域内と前記第１のソース・ドレイン領
域内にそれぞれ高濃度の。第１導電型不純物を導入し、
エミッタ領域と第２のソース・ドレンイン領域とを形成
する工程とを含んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図である。

まず第１図（ａ）に示すように、１０１４〜１０１６ｃ
ｍ−３の不純物濃度を有するＰ−形シリコン基板１表面
より、たとえばリンのイオン注入により５０〜１５０Ω
／口のＮ形埋込層２ａを形成する。次にこの埋込層２ａ
内を含む基板表面よりボロンを拡散し、１０〜４０Ω／
口のＰ＋形埋込層３ａおよび３ｂを同時に形成した後、
全面に１〜３Ω・印のＮ−形エピタキシャル層４を成長
させる。

次に第１図（ｂ）に示すように、Ｎ−形エピタキシャル
層４表面よりボロンをイオン注入し、表面濃度が約１０
１６ｃｍ−３，深さ約５μｍの三重拡散形ＰＮＰ）ラン
ジスタのＰ形第１コレクタ領域５ａと、ＰチャネルＭ　
ＯＳ　？−ランジスタのＰ形第１ソース・ドレイン領域
５ｂとを同時に形成する０次いでボロンの拡散により１
０〜２０Ω／口のＰ＋形第２コレクタ領域６ａとＰ＋形
絶縁分離領域６ｂとを同時に形成する。このとき、Ｐ形
第１コレクタ領域５ａとＰ＋形第２コレクタ領域６ａは
共にＰ＋形埋込層３ａと接続し、まなＰ“形絶縁分離領
域６ｂとＰ１形埋込層３ｂも接続するように形成する。

次に第１図（ｃ）に示すように、Ｐ形第１コレクタ領域
５ａ内に、リンをイオン注入し、１００〜２００Ω／口
のＮ形ベース領域７ａを形成する。次いでボロンの拡散
により、表面濃度が約ｌ　Ｑ　１８ｃｍ−’　、深さ約
２μｍのＰ＋形エミ・ツタ領域８ａ、Ｐ＋形コレクタコ
ンタクト領域８ｂ、およびＰチャネルＭｏＳトランジス
タのＰ＋形第２ソース・ドレイン領域８Ｃを同時に形成
する。このとき、Ｐ＋形第２ソース・ドレイン領域８Ｃ
はＰ形ソース・ドレイン領域５ｂの内部に完全に含まれ
るように形成する。次にリンの拡散により５〜１０Ω／
口のＮ＋形ベースコンタクト領域９ａを形成する。

最後に第１図（ｄ）に示すように、厚さ約１０００人の
ゲート酸化膜１０を形成した後、表面に絶縁酸化膜１１
を形成し、この絶縁酸化膜１１の開口を通じて、アルミ
ニウム膜を形成し、パターニングして三重拡散形ＰＮＰ
トランジスタのエミッタ、ベース、コレクタの各電極１
２ａ、１２ｂ、１２ｃ及びＰチャネルＭＯＳトランジス
タのソース・ドレイン電極１２ｄとゲート電極１２ｅを
それぞれ形成する。

このようにして製造された本実施例においては、Ｐチャ
ネルＭＯＳトランジスタのソース・ドレイン領域がＰ＋
形第２ソース・トレイン領域とＰ形第１ソース・ドレイ
ン領域とにより構成されるため、Ｎ形エピタキシャル層
との接合近傍におけるソース・ドレイン領域の濃度勾配
をゆるやかにできる。従って、ソース・ドレイン耐圧を
高くすることができる。

第２図は本発明の他の実施例を説明するための半導体チ
ップの断面図であり、本発明をＩ２Ｌと同一基板に有す
る半導体装置に適用した場合を示している９この例によ
れば、上述の三重拡散形ＰＮＰトランジスタおよびＰチ
ャネルＭＯＳトランジスタを形成するのと同時に、Ｉ２
Ｌを形成できる。

すなわち、Ｉ２ＬのＮ形埋込Ｊ’ｆｆ１２ｂは三重拡散
形ＰＮＰトランジスタのＮ形埋込ｆｒｌ　２　ａと同時
に、またＩ２ＬのインバータトランジスタのＰ層内部ベ
ース領域５ｃはＰ形第１コレクタ領域５ａおよびＰ形第
１ソース・ドレイン領域５ｂと同時に、またＩ２Ｌのイ
ンジェクタトランジスタのＰ＋形インジェクタ領域８ｄ
およびインバータＩ・ランジスタのＰ＋形外部ベース領
域８ｅは三重拡散形ＰＮＰトランジスタのＰ＋形エミッ
タ領域ｇａ、Ｐ＋形コレクタコンタクト領域８ｂおよび
Ｐ＋形第２ソース・トレイン領域８Ｃと同時に、またＩ
２ＬのインバータトランジスタのＮ＋形エミッタコンタ
クト領域９ｂおよびＮ＋形コレクタ領域９ｃは三重拡散
形ＰＮＰ）ランジスタのＮ＋形ベースコンタクト領域９
ａと同時にそれぞれ形成できる。その他の領域の形成に
ついては上述の実施例と同様である。

このように、Ｐ形第１コレクタ領域５ａおよびＰ形第１
ソース・ドレイン領域５ｂと同時に、Ｉ２Ｌのインバー
タトランジスタのＰ層内部ペース領域５Ｃを形成するこ
とにより、高性能ＰＮＰトランジスタおよび高耐圧Ｐチ
ャネルＭＯＳトランジスタと同時に、高速化を図ったＩ
２Ｌが形成できるという効果がある。

すなわち、内部ベース領域５Ｃは外部ベース領域８ｅよ
り低濃度で深く形成されているため、エミッタ注入効率
を高くしてインジェクタオープン時の電流増幅率および
遮断周波数ｆｔを高くできる。また、ベース領域直下の
実効エピタキシャル層の幅を小さくしてここに蓄積する
正孔電荷量を低減できるためｆｔを高くできる。

〔発明の効果〕

以上説明したように本発明は、第２導電形エピタキシヤ
ル層にバイポーラトランジスタの低濃度の第１導電形コ
レクタ領域と同時にＭＯＳトランジスタの低濃度の第１
導電形の第１ソース・ドレイン領域を形成し、更にバイ
ポーラトランジスタのエミッタ領域形成と同時に第１ソ
ース・ドレイン領域内に高濃度の第２ソース・トレイン
領域を形成することにより、三重拡散形バイポーラトラ
ンジスタと同時に形成されるＭＯＳ）ランジスタの耐圧
を高くできるという効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図、第２図は
他の実施例を説明するための半導体チップの断面図、第
３図は従来例を説明するための半導体チップの断面図で
ある。 １・・・Ｐ′″形シリコン基板、２ａ、２ｂ・・・Ｎ形
埋込層、３ａ、３ｂ・・・Ｐ＋形埋込層、４・・・Ｎ−
形エピタキシャル層、５ａ・・・Ｐ形第１コレクタ領域
、５ｂ・・・Ｐ形第１ソース・ドレイン領域、５Ｃ・・
・Ｐ形つェル領域、６ａ・・・Ｐ＋形第２コレクタ領域
、６ｂ・・・Ｐ″形絶縁分離領域、７ａ・・・Ｎ形ベー
ス領域、７ｂ・・・Ｎ形第１ソース・ドレイン領域、８
ａ・・・Ｐ＋形エミッタ領域、８ｂ・・・Ｐ１形コレク
タコンタクト領域、８Ｃ・・・Ｐ＋形第２ソース・トレ
イン領域、８ｄ・・・Ｐ＋形インジェクタ領域、８ｅ・
・・Ｐ＋形外部ベース領域、９ａ・・・Ｎ＋形ベースコ
ンタクト領域、９ｂ・・・Ｎ＋形第２ソース・ドレイン
領域、９Ｃ・・・Ｎ＋形エミッタ領域、１０・・・グー
１〜酸化膜、１１・・・絶縁酸化膜、１２ａ・・・エミ
ッタ電極、１２ｂ・・・ベース電極、１２ｃ・・・コレ
クタ電極、１２ｄ・・・ソース・ドレイン電極、１２ｅ
・・・グーｌ−電極、１２ｆ・・・インジェクタ電極、
１２ｇ・・・インバータトランジスタのエミッタ電極、
１２ｈ・・・インバータトランジスタのベースｔｉ、１
２ｉ・・・インバータトランジスタのコレクタ電極。

Claims (1)

【特許請求の範囲】
1. 　第１導電形半導体基板表面より第２導電形不純物を導
   入し第１埋込層を形成する工程と、該第１埋込層内に高
   濃度の第１導電形不純物を導入し第２埋込層を形成する
   工程と、前記第２埋込層を含む全面に第２導電形のエピ
   タキシャル層を形成する工程と、前記エピタキシャル層
   表面より低濃度の第１導電形不純物を導入し前記第２埋
   込層に接続するバイポーラトランジスタのコレクタ領域
   を形成すると同時にエピタキシャル層内にＭＯＳトラン
   ジスタの第１のソース・ドレイン領域を形成する工程と
   、前記コレクタ領域内に第２導電形不純物を導入しベー
   ス領域を形成する工程と、前記ベース領域内と前記第１
   のソース・ドレイン領域内にそれぞれ高濃度の第１導電
   型不純物を導入し、エミッタ領域と第２のソース・ドレ
   ンイン領域とを形成する工程とを含むことを特徴とする
   半導体装置の製造方法。