JPH02254757A - 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 - Google Patents
伝導度変調型ｍｏｓｆｅｔを備えた半導体装置Info
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- JPH02254757A JPH02254757A JP7627489A JP7627489A JPH02254757A JP H02254757 A JPH02254757 A JP H02254757A JP 7627489 A JP7627489 A JP 7627489A JP 7627489 A JP7627489 A JP 7627489A JP H02254757 A JPH02254757 A JP H02254757A
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- 238000002955 isolation Methods 0.000 claims abstract description 31
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- 238000009792 diffusion process Methods 0.000 abstract description 23
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- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、伝導度変調型ＭＯＳＦＥＴを備えた半導体装
置に関し、特に少数キャリア注入領域を分離島領域の表
面に設けた伝導度変調型ＭＯＳＦＥＴに関する。
置に関し、特に少数キャリア注入領域を分離島領域の表
面に設けた伝導度変調型ＭＯＳＦＥＴに関する。
２重拡散型ＭＯＳＦＥＴ （０ＭＯ３）は、ゲート電極
をマスクとして自己整合による２重拡散で形成され、微
細化が容易であることや、逆バイアス時の空乏層の拡大
を工夫することにより高い降伏電圧を持つ特徴がある。
をマスクとして自己整合による２重拡散で形成され、微
細化が容易であることや、逆バイアス時の空乏層の拡大
を工夫することにより高い降伏電圧を持つ特徴がある。
一方最近、大電流容量が得られる伝導度変調型ＭＯＳＦ
ＥＴ （絶縁ゲートバイポーラトランジスタ、ＩＧＢＴ
）が製品化されているが、そのＩ ＧＢＴと０ＭＯ３と
を組み合わせることにより、大電流容量且つ高耐圧のパ
ワーデバイスの実現が期待されている。
ＥＴ （絶縁ゲートバイポーラトランジスタ、ＩＧＢＴ
）が製品化されているが、そのＩ ＧＢＴと０ＭＯ３と
を組み合わせることにより、大電流容量且つ高耐圧のパ
ワーデバイスの実現が期待されている。
第２図は、従来の２重拡散型ＭＯ３部を有する伝導度変
調型ＭＯＳＦＥＴの素子構造を示す断面図である。この
伝導度変調型ＭＯＳ Ｆ ＥＴは、少数キャリア注入層
としての Ｐゝゝ半導体基板１上のＮゝ型被拡散層バッ
ファ層２と、 この上にエビタキシャル成長されたＮ−
型エピタキシャル層３と、シリコン酸化膜４上のポリシ
リコンゲート５をマスクとして２重拡散による自己整合
で形成されたＰ型ソース拡散領域６及びこの中のＮ＋型
ソース拡散領域７とを備えている。ＭＯＳ部に形成され
る反転層を介して図示実線矢印に示すように、電子がＮ
−型エピタキシャル層３に注入されると共に、少数キャ
リア注入層としての Ｐ“型半導体基板１から Ｎ−型
エピタキシャル層３に図示破線矢印に示す正孔が注入さ
れ、これによりＮ型エピタキシャル層３内に伝導度変調
状態が誘起され、オン抵抗が低くなり、ソース電流がよ
り流れ易い状態となる。この伝導度変調型ＭＯＳＦＥＴ
はドレイン電極りを基板裏面側に備えており、ディスク
リート素子として用いられる。
調型ＭＯＳＦＥＴの素子構造を示す断面図である。この
伝導度変調型ＭＯＳ Ｆ ＥＴは、少数キャリア注入層
としての Ｐゝゝ半導体基板１上のＮゝ型被拡散層バッ
ファ層２と、 この上にエビタキシャル成長されたＮ−
型エピタキシャル層３と、シリコン酸化膜４上のポリシ
リコンゲート５をマスクとして２重拡散による自己整合
で形成されたＰ型ソース拡散領域６及びこの中のＮ＋型
ソース拡散領域７とを備えている。ＭＯＳ部に形成され
る反転層を介して図示実線矢印に示すように、電子がＮ
−型エピタキシャル層３に注入されると共に、少数キャ
リア注入層としての Ｐ“型半導体基板１から Ｎ−型
エピタキシャル層３に図示破線矢印に示す正孔が注入さ
れ、これによりＮ型エピタキシャル層３内に伝導度変調
状態が誘起され、オン抵抗が低くなり、ソース電流がよ
り流れ易い状態となる。この伝導度変調型ＭＯＳＦＥＴ
はドレイン電極りを基板裏面側に備えており、ディスク
リート素子として用いられる。
第３図は、表面側に３電極を備え半導体集積回路に適用
される伝導度変調型ＭＯＳＦＥＴの素子構造を示す断面
図である。この伝導度変調型ＭＯＳＦＥＴは、 Ｐ＋型
半導体基板１０上に形成されたＮ＋型埋込拡散層１１と
、 この上にエピタキシャル成長“された Ｎ−型エピ
タキシャル層を分離島領域１２として画成するＰ型アイ
ソレイション領域１３と、シリコン酸化膜１４上のポリ
シリコンゲート１５をマスクとして２重拡散による自己
整合で形成されたＰ型ソース拡散領域１６及びこの中の
Ｎ“型ソース拡散領域１７と、基板表面側に形成された
Ｎ“型拡散層のバッファ領域（ドレイン領域）１８と、
この中に拡散形成された Ｐ＋型の少数キャリア注入領
域工９とを備えており、表面側の少数キャリア注入領域
１８から正孔がＮ−型成長層１２へ注入されると共に、
電子がＮ−型エピタキシャル層１２から少数キャリア注
入領域１８に抽出され、キャリアがＮ１型埋込拡散層１
１を介して横方向に流れるものである。
される伝導度変調型ＭＯＳＦＥＴの素子構造を示す断面
図である。この伝導度変調型ＭＯＳＦＥＴは、 Ｐ＋型
半導体基板１０上に形成されたＮ＋型埋込拡散層１１と
、 この上にエピタキシャル成長“された Ｎ−型エピ
タキシャル層を分離島領域１２として画成するＰ型アイ
ソレイション領域１３と、シリコン酸化膜１４上のポリ
シリコンゲート１５をマスクとして２重拡散による自己
整合で形成されたＰ型ソース拡散領域１６及びこの中の
Ｎ“型ソース拡散領域１７と、基板表面側に形成された
Ｎ“型拡散層のバッファ領域（ドレイン領域）１８と、
この中に拡散形成された Ｐ＋型の少数キャリア注入領
域工９とを備えており、表面側の少数キャリア注入領域
１８から正孔がＮ−型成長層１２へ注入されると共に、
電子がＮ−型エピタキシャル層１２から少数キャリア注
入領域１８に抽出され、キャリアがＮ１型埋込拡散層１
１を介して横方向に流れるものである。
しかしながら、第３図示の伝導度変調型ＭＯＳＦＥＴに
あっては、次の問題点がある。
あっては、次の問題点がある。
即ち、半導体集積回路においては分離島領域１２を電気
的に絶縁するため、ｐｎ接合分離用のＰ型アイソレイシ
ョン領域１３をグランド電位（最も低い電位に接接）に
維持するが、少数キャリア注入領域１９とバッファ領域
１８及び分離島領域１２とＰ型アイソレイシ１ン領域１
３とが寄生ＰＮＰ トランジスタを構成するため、第３
図に示す如く、少数キャリア注入領域１９から注入され
た一部の正孔りがＰ型アイソレイシジン領域１３へ流れ
出し、寄生電流が発生してパワーロスを招く。
的に絶縁するため、ｐｎ接合分離用のＰ型アイソレイシ
ョン領域１３をグランド電位（最も低い電位に接接）に
維持するが、少数キャリア注入領域１９とバッファ領域
１８及び分離島領域１２とＰ型アイソレイシ１ン領域１
３とが寄生ＰＮＰ トランジスタを構成するため、第３
図に示す如く、少数キャリア注入領域１９から注入され
た一部の正孔りがＰ型アイソレイシジン領域１３へ流れ
出し、寄生電流が発生してパワーロスを招く。
そこで、本発明の課題は、少数キャリア゛注入領域とこ
れに隣接するアイソレイション領域との間の無効電流を
抑制することにより、パワーロスを低減した伝導度変調
型ＭＯＳＦＥＴを備えた半導体装置を撮供することにあ
る。
れに隣接するアイソレイション領域との間の無効電流を
抑制することにより、パワーロスを低減した伝導度変調
型ＭＯＳＦＥＴを備えた半導体装置を撮供することにあ
る。
上記課題を解決するために、本発明の講じた手段は、分
離島領域の表面側に形成された第２導電型高濃度領域と
、この中に形成された第１導電型高濃度の少数キャリア
注入領域と、これに隣接する第１導電型アイソレイショ
ン領域とを有する構造において、第２導電型高濃度領域
のうち第１導電型アイソレイション領域に臨む側と第２
導電型高濃度の埋込層とを接続する第２導電型高濃度の
ウオール領域を設けたものである。
離島領域の表面側に形成された第２導電型高濃度領域と
、この中に形成された第１導電型高濃度の少数キャリア
注入領域と、これに隣接する第１導電型アイソレイショ
ン領域とを有する構造において、第２導電型高濃度領域
のうち第１導電型アイソレイション領域に臨む側と第２
導電型高濃度の埋込層とを接続する第２導電型高濃度の
ウオール領域を設けたものである。
かかる手段によれば、第１導電型の少数キャリア注入領
域と第２導電型高濃度領域及び第２導電型高濃度のウオ
ール領域と第１導電型アイソレイション領域とで構成さ
れる寄生トランジスタのベース領域の濃度は第２導電型
高濃度のウオール領域の介在によって上昇するため、寄
生トランジスタのエミッタとしての少数キャリア注入領
域から上記ベース領域に注入された正孔はこのベース領
域で再結合する度合が多く、コレクタとしてのアイソレ
イション領域へ到達する割合が減少する。
域と第２導電型高濃度領域及び第２導電型高濃度のウオ
ール領域と第１導電型アイソレイション領域とで構成さ
れる寄生トランジスタのベース領域の濃度は第２導電型
高濃度のウオール領域の介在によって上昇するため、寄
生トランジスタのエミッタとしての少数キャリア注入領
域から上記ベース領域に注入された正孔はこのベース領
域で再結合する度合が多く、コレクタとしてのアイソレ
イション領域へ到達する割合が減少する。
一方、ウオール領域が埋込層に接触しているから、ウオ
ール領域に注入された正孔の多くが埋込層へ導かれ、こ
れを介してＭＯＳ部へ流れるから、ＭｏＳ部直下におけ
るキャリア濃度が高くなり、このため伝導度変調効果が
従来に比して高くなるので、そのオン抵抗低下によって
大電流容量化が促進される。
ール領域に注入された正孔の多くが埋込層へ導かれ、こ
れを介してＭＯＳ部へ流れるから、ＭｏＳ部直下におけ
るキャリア濃度が高くなり、このため伝導度変調効果が
従来に比して高くなるので、そのオン抵抗低下によって
大電流容量化が促進される。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は、本発明の一実施例に係る伝導度変調型ＭＯＳ
ＦＥＴを備えた半導体装置の構造断面図である。なお、
第１図において′！１４３図に示す部分と同一部分には
同一参照符号を付し、その説明は省略する。
ＦＥＴを備えた半導体装置の構造断面図である。なお、
第１図において′！１４３図に示す部分と同一部分には
同一参照符号を付し、その説明は省略する。
この実施例においては、Ｐ型半導体基板１０上にＮ４型
埋込拡散層１２とＮ−型エピタキシャル層がＪｌｌに形
成され、 このＮ−型エピタキシャル層はＰ型アイソレ
イション領域１３によって分離島領域１２として画成さ
れている。基板表面側にはＰ１型の少数キャリア注入領
域１９とこれを囲むＮ＋型のバッファ領域（ドレイン領
域）１８が拡散形成されており、このバッファ領域１８
のうちのＰ型アイソレイシッン領域４に面する側と Ｎ
２型埋込拡歌層１２とを接続する Ｎ０型ドレインウオ
ール領域２０が拡散形成されている。バッファ領域１８
のうちＭＯＳ部に面する側はＮ＋型ドレインウオール領
域２０が接触していない。
埋込拡散層１２とＮ−型エピタキシャル層がＪｌｌに形
成され、 このＮ−型エピタキシャル層はＰ型アイソレ
イション領域１３によって分離島領域１２として画成さ
れている。基板表面側にはＰ１型の少数キャリア注入領
域１９とこれを囲むＮ＋型のバッファ領域（ドレイン領
域）１８が拡散形成されており、このバッファ領域１８
のうちのＰ型アイソレイシッン領域４に面する側と Ｎ
２型埋込拡歌層１２とを接続する Ｎ０型ドレインウオ
ール領域２０が拡散形成されている。バッファ領域１８
のうちＭＯＳ部に面する側はＮ＋型ドレインウオール領
域２０が接触していない。
少数キャリア注入領域１９．バッファ層１８及びドレイ
ンウオール２０．Ｐ型アイソレイション領域１３は寄生
ＰＮＰ トランジスタを構成しているが、そのベース領
域の濃度は高濃度のドレインウオール２０の介在によっ
て従来に比して高いので、Ｐ型アイソレイション領域１
３に向かう正孔はそのベース領域で再結合するので、そ
のコレクタ電流は従来に比較して少なくなる。即ち、寄
生電流が減少するので、パワーロスが低減する。
ンウオール２０．Ｐ型アイソレイション領域１３は寄生
ＰＮＰ トランジスタを構成しているが、そのベース領
域の濃度は高濃度のドレインウオール２０の介在によっ
て従来に比して高いので、Ｐ型アイソレイション領域１
３に向かう正孔はそのベース領域で再結合するので、そ
のコレクタ電流は従来に比較して少なくなる。即ち、寄
生電流が減少するので、パワーロスが低減する。
また、少数キャリア注入領域２０から注入された正孔（
破線矢印で示す）は低抵抗のドレインウオール領域２０
に沿って低抵抗の埋込拡散層１１へより多く集められる
。このため、ポリシリコンゲートＧ直下ではキャリア密
度がより多くなり、伝導度変調効果が高くなる。従って
従来に比して大電流容量を得ることができる。
破線矢印で示す）は低抵抗のドレインウオール領域２０
に沿って低抵抗の埋込拡散層１１へより多く集められる
。このため、ポリシリコンゲートＧ直下ではキャリア密
度がより多くなり、伝導度変調効果が高くなる。従って
従来に比して大電流容量を得ることができる。
なお、Ｐ型チャネル拡散領域１６とこの下のＮ型の分離
島領域１２の濃度、厚さや、バッファ領域１８のうちＰ
型チャネル拡散領域１６に面する側とＰ型チャネル拡散
領域１６との間隔は従来と変わるところがないため、耐
圧の低下は起こらない。
島領域１２の濃度、厚さや、バッファ領域１８のうちＰ
型チャネル拡散領域１６に面する側とＰ型チャネル拡散
領域１６との間隔は従来と変わるところがないため、耐
圧の低下は起こらない。
以上説明したように、本発明に係る伝導度変調型ＭＯＳ
ＦＥＴを備えた半導体装置は、第２導電型低濃度の分離
島領域の表面側に形成された第１導電型高濃度の少数キ
ャリア注入領域を取り囲む第２導電型高濃度領域のうち
、第１導電型アイソレイション領域に臨む側と分離島領
域下の第２導電型高濃度の埋込層とを接触する第２導電
型高濃度のウオール領域を設けた点に特長を有するもの
であるから、次の効果を奏する。
ＦＥＴを備えた半導体装置は、第２導電型低濃度の分離
島領域の表面側に形成された第１導電型高濃度の少数キ
ャリア注入領域を取り囲む第２導電型高濃度領域のうち
、第１導電型アイソレイション領域に臨む側と分離島領
域下の第２導電型高濃度の埋込層とを接触する第２導電
型高濃度のウオール領域を設けた点に特長を有するもの
であるから、次の効果を奏する。
■寄生トランジスタのベース濃度が高くなるので、寄生
電流が減少し、パワーロスが低減される。
電流が減少し、パワーロスが低減される。
■ウオール領域が埋込層に接触しているので、少数キャ
リア注入領域から注入された正孔の大半はそのウオール
領域に沿って埋込層へ流れるので、ＭＯ３部直下により
多くの正孔が集められ、従来に比して伝導度変調効果が
高くなり、この結果、より一層の大電流容Ｉ化が実現さ
れる。
リア注入領域から注入された正孔の大半はそのウオール
領域に沿って埋込層へ流れるので、ＭＯ３部直下により
多くの正孔が集められ、従来に比して伝導度変調効果が
高くなり、この結果、より一層の大電流容Ｉ化が実現さ
れる。
第１図は、本発明の一実施例に係る伝導度変調型ＭＯＳ
ＦＥＴを備えた半導体装置の素子構造を示す断面図であ
る。 第２図は、従来のディスクリート素子たる伝導度変調型
ＭＯＳＦＥＴの素子構造を示す断面図である。 第３図は、従来の半導体集積回路に適用される片面電極
を備える伝導度変調型ＭＯＳＦＥＴの素子構造を示す断
面図である。 １０ Ｐ型半導体基板、ｌ ＩＮ＋型埋型埋散拡散層２
− Ｎ−型エピタキシャル成長層の分離島領域、１３
Ｐ型アイソレイション領域、１４ シリコン酸化膜
、１５ ポリシリコンゲー） 、１６−Ｐ型チャネル
拡散領域、１７Ｎ＋型ソース拡散領域、１８Ｎ＋バツフ
ア領域、１９Ｐ＋型少数キヤリア注入領域、２０ Ｎ”
型ドレインウオール領域。 ←・・・電子 φ−・−正孔 第 区 第 図 第 区
ＦＥＴを備えた半導体装置の素子構造を示す断面図であ
る。 第２図は、従来のディスクリート素子たる伝導度変調型
ＭＯＳＦＥＴの素子構造を示す断面図である。 第３図は、従来の半導体集積回路に適用される片面電極
を備える伝導度変調型ＭＯＳＦＥＴの素子構造を示す断
面図である。 １０ Ｐ型半導体基板、ｌ ＩＮ＋型埋型埋散拡散層２
− Ｎ−型エピタキシャル成長層の分離島領域、１３
Ｐ型アイソレイション領域、１４ シリコン酸化膜
、１５ ポリシリコンゲー） 、１６−Ｐ型チャネル
拡散領域、１７Ｎ＋型ソース拡散領域、１８Ｎ＋バツフ
ア領域、１９Ｐ＋型少数キヤリア注入領域、２０ Ｎ”
型ドレインウオール領域。 ←・・・電子 φ−・−正孔 第 区 第 図 第 区
Claims (1)
- １）第１導電型半導体基板上の第２導電型高濃度の埋込
層と、この上の第２導電型低濃度層を分離島領域として
画成する第１導電型アイソレイション領域と、該分離島
領域の表面側に形成されたＭＯＳ部と、該分離島領域の
表面側で該ＭＯＳ部に対する隔離領域にて島状形成され
た第２導電型高濃度領域と、この中に形成された第１導
電型高濃度の少数キャリア注入領域とを有する伝導度変
調型ＭＯＳＦＥＴを備えた半導体装置において、第２導
電型高濃度領域のうち第１導電型アイソレイション領域
に臨む側と該埋込層とを接続する第２導電型高濃度のウ
ォール領域を有することを特徴とする伝導度変調型ＭＯ
ＳＦＥＴを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076274A JP2536137B2 (ja) | 1989-03-28 | 1989-03-28 | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076274A JP2536137B2 (ja) | 1989-03-28 | 1989-03-28 | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254757A true JPH02254757A (ja) | 1990-10-15 |
| JP2536137B2 JP2536137B2 (ja) | 1996-09-18 |
Family
ID=13600677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1076274A Expired - Fee Related JP2536137B2 (ja) | 1989-03-28 | 1989-03-28 | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536137B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206159A (ja) * | 1991-08-07 | 1993-08-13 | Philips Gloeilampenfab:Nv | 半導体装置 |
| EP0646965A1 (en) * | 1993-09-17 | 1995-04-05 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | An integrated device with a bipolar transistor and a MOSFET transistor in an emitter switching configuration |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132667A (ja) * | 1982-12-13 | 1984-07-30 | ゼネラル・エレクトリツク・カンパニイ | 横形絶縁ゲ−ト整流器構造 |
| JPS6364365A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-03-28 JP JP1076274A patent/JP2536137B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132667A (ja) * | 1982-12-13 | 1984-07-30 | ゼネラル・エレクトリツク・カンパニイ | 横形絶縁ゲ−ト整流器構造 |
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| JPH05206159A (ja) * | 1991-08-07 | 1993-08-13 | Philips Gloeilampenfab:Nv | 半導体装置 |
| EP0646965A1 (en) * | 1993-09-17 | 1995-04-05 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | An integrated device with a bipolar transistor and a MOSFET transistor in an emitter switching configuration |
| US5665994A (en) * | 1993-09-17 | 1997-09-09 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated device with a bipolar transistor and a MOSFET transistor in an emitter switching configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536137B2 (ja) | 1996-09-18 |
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