JPH01120060A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に係り、特に高速動作に適
した構造に関する。

（従来の技術〕 従来の高速バイポーラ・トランジスタの構造については
、「超高速バイポーラ・デバイス」　（培風館）第７９
頁から第８３頁において論じられている。第２図にバイ
ポーラ・トランジスタの断面構造を示す。すなわち、エ
ミッタ領域６の周辺と底面にはベース領域４，５がある
。゛バイポーラ・トランジスタの高周波特性は主にエミ
ッタ領域の底面に位置するベース領域５（以下、真性ベ
ース領域と呼ぶ）により決定される。エミッタ周辺のベ
ース領域４は、真性ベース領域５に電極を取り付けるた
めに設け、外部ベース領域と呼ばれる。

通常、外部ベース領域４は、真性ベース５に比べて深く
高濃度の分布を有しており、それによって電極からの抵
抗を低減している。

〔発明が解決しようとする問題点〕

しかしながら、上記従来構造のバイポーラ・トランジス
タでは大電流動作時に高速性が損なわれるという問題点
があった。第３図でその原因を説明する。同図（ａ）は
低電流動作時における電子Ｅと正孔Ｈの電流分布を示し
ている。電子Ｅは工ミッタ５０底面の全体から直下のコ
レクタ１０へ流れ、また正孔Ｈは外部ベース３０から真
性ベース４０を経てエミッタ５０へ均一に流れる。とこ
ろが、同図（ｂ）に示す大電流動作時の電子Ｅと正孔Ｈ
の電流分布はエミッタ５０の周辺に集中している。これ
は、真性ベース４ｏの抵抗が高いためベース電流による
電位降下が生じ、エミッタ周辺部に比べてエミッタ底面
部におけるベース・エミッタ間順方向バイアスが低下す
るためである。

前記の様な電流集中の結果、電子Ｅは高濃度で深い外部
ベース領域３０を通過するためベース走行時間が長くな
るばかりか、高注入状態によるベースが広がり効果によ
り著しく高速動作に障害を受ける。ここで、ベース広が
り効果低減を図る方法として、低濃度のエピタキシャル
層を薄膜化するとか、エピタキシャル層を高濃度化する
ことが考えられるが、いずれの方法もコレクタ・ベース
間容量の増大による低電流動作時の速度低下や耐圧の低
下といった副作用を生じてしまう。

本発明の目的は、従来の半導体装置の上述の問題点を改
善し、大電流動作時における高速性損失を低減し得る半
導体装置を提供することにある。

〔問題点を解決するための手段〕

そこで本発明では上記目的を達成するために、第１導電
型の半導体基板と、該基板の表面領域に設けられた前記
第１導電型と反対導電型の第２導電型の第１領域と、該
第１領域および前記基板上に設けられた第２導電型の単
結晶半導体層の第２領域と、該第２領域内に設けられた
第１導電型の第３領域と、該第３領域内に設けられた第
２導電型の第４領域と、該第４Ｍ域周辺の第３領域と電
気的に接続された第１導電型の第５領域と、第３領域と
第５領域の接続部直下の第２領域内に設けられた第２導
電型の第６領域とを有することを特徴とする。

換言すれば、真性ベース領域と外部ベース領域の接続部
のエピタキシャル層に高濃度領域を設ける構造をとる。

〔作用〕

本構造により、大電流動作時に電流集中を生じてもベー
ス広がり効果を低減し、高速性損失を防止できる。また
、本構造ではコレクタ・ベース間容量はほとんど増大せ
ず、低電流動作時の速度低下もなく、さらに真性ベース
領域直下のエピタキシャル層の厚さは維持されているた
め耐圧が低下することもない。

〔実施例〕

以下に５本発明の実施例を参照して詳細に説明する。

実施例１ 第１図に本発明の半導体装置の第１の実施例の断面構造
を示す。

本実施例では、外部ベース４と真性ベース５の接続部直
下のエピタキシャル層内に高濃度のｎ＋型型数散層２２
設けた構造である。それ故、大電流動作時に電子電流が
エミッタ６の周辺部から真性ベース５と外部ベース４の
接続部領域を経て、エピタキシャル層３へ注入されると
、高濃度のｎ＋型拡散ＭＪ２２がベース広がり効果を低
減させるように作用し、高速動作を維持できるにの高濃
度ｎ十拡散Ｍ２２は大電流動作時に電流が集中して流れ
る部分にのみ設けているため、コレクタ・ベース間の容
量はほとんど増大せず、低電流動作時の速度も維持でき
る。さらに、コレクタ・エミッタ間耐圧は真性ベース領
域５直下のエピタキシャル層３の厚さに依存し低濃度の
エピタキシャル層の薄膜化もしくは高濃度化により耐圧
低下を生じるが、本構造では耐圧も維持できる。

第４図（ａ）〜（Ｑ）は第１図に示した第１の実施例の
バイポーラ・トランジスタの製造工程を示す断面図であ
る。以下製造工程を図番にしたがって説明する。

第４図（ａ）：ｐ型Ｓｉ基板ｌ上にｎ十型埋込拡散層２
を形成し、厚さ１μｍ、比抵抗１Ω・ａｍ程度のｎ型Ｓ
ｉエピタキシャル層３を成長させ、素子間分離のための
シリコン酸化ｆｉｌｏｏを形成する。その後、エピタキ
シャル層３の表面を熱酸化して酸化膜１１１を形成し、
全面にシリコン酸化膜を堆積しパターンニングして１１
０を残す。

次いで、全面にシリコン酸化膜以外の絶縁膜、例えばシ
リコン窒化膜（ＳｉａＮｉ）を堆積して、方向性の選択
エツチングによりシリコン酸化膜１１０の側面にのみシ
リコン窒化膜２００を残す、その後、絶縁膜１１０，２
００をマスクとしてｐ型不純物を注入して外部ベース領
域４を形成する。

第４図（ｂ）：全面にシリコン酸化膜を厚く堆積してエ
ッチバックしてシリコン窒化膜２００が露出した時点で
エツチングを終えて１２０を形成する。

第４図（Ｃ）：シリコン窒化膜２００を選択的にエツチ
ングして除去し、イオン打込み法によりｎ十型拡散層２
２を形成する。

その後、シリコン酸化膜１１０，１２０を除去し、通常
の方法によりトランジスタの真性ベース領域５．エミッ
タ領域６を形成し、酸化膜にコンタクト穴を開け、電極
を蒸着、パターンニングすることにより、第１図に示し
た素子が形成できる。

以上が本発明の第１の実施例とその製造方法であるが、
かかる製法によれば、外部ベース領域と真性ベース領域
の接続部直下近傍に自己整合的にｎ十型拡＠層を形成で
き、接合容量の増大や耐圧低下等の副作用なしで、ベー
ス族がり効果による速度低下を防止すること１ができる
。また、ｎ十型拡散層２２の幅はシリコン窒化膜の堆積
膜厚により調整可能でトランジスタの平面寸法が微細化
されても十分に対応できる。なお、ここではシリコン酸
化膜１１０，１２０とシリコン窒化膜２００の組合せを
用いているが、その構成を反対にしても形成可能である
ことは言うまでもない。

実施例２ 第５図は、本発明の半導体装置の第２の実施例で、ベー
ス電極の取り出しに多結晶シリコンを用いた場合の断面
構造を示している。素子分離のためのシリコン酸化膜１
００の内側にマスク合せ精度で決まる幅だけ多結晶シリ
コン層３００をシリコンエピタキシャル層に接続してい
る。外部ベース領域４が小さくなり、コレクタ・ベース
間容量が低減でき一層の高速性を得ることができる。ま
た、本橋造では多結晶シリコン層３００の内側に自己整
合的にエミッタ領域６を設けることができ素子の微細化
が実現できる。この場合、エミッタ周辺部が外部ベース
領域と真空ベース領域の接続部に近接するため、ｎ十型
拡散層２２によりベース族がり効果の低減がより顕著に
なる。

第６図は、第５図に示した第２の実施例の製造工程の途
中を示す断面構造図である。第４図（ａ）においてシリ
コン窒化膜２００を形成後、外部ベース領域形成予定部
のシリコン酸化膜１１１を除去し、第４図（ｂ）で示し
たシリコン酸化膜１２０の代わりに、多結晶シリコン層
を全面に堆積しエッチバックしてシリコン窒化膜２００
を露出させる。その後、多結晶シリコン層３００にＰ型
不純物を拡散し、外部ベース領域４を形成する。

その後、シリコン窒化膜２００を選択的にエツチングし
て除去し、イオン打込法によりｎ十型拡散層２２を形成
し、真性ベース領域５．エミッタ領域６形成、コンタク
ト穴開口、電極形成により第５図に示した素子が形成さ
れる。

実施例３ 第７図は本発明の半導体装置の第３の実施例の断面構造
を示す。

本実施例では、凸型単結晶半導体Ｍ３の側面より多結晶
シリコン層４００でベース電極を取り出している。凸型
単結晶半導体層３の加工形成後、自己整合的に外部ベー
ス領域４を設けることにより、活性領域を微細化して高
速性を実現できる。

この場合、エミッタ領域６の周辺部が外部ベース領域４
の上にあるため、大電流動作時のエミッタ周辺への電流
集中が生じやすく、ｎ十型拡散層２２によるベース族が
り効果の低減が一層有効となる。

第８図は、第７図に示した第２の実施例の製造工程の途
中を示す断面構造図である。シリコン酸化膜１１０およ
びその側面に設けたシリコン窒化膜２００をマスクに単
結晶シリコンを凸型に加工形成する。その後、側面にシ
リコン酸化膜１５３を形成し、選択エツチング法により
側面をシリコン窒化膜で覆い、熱酸化により、シリコン
酸化膜１５０を形成する。次いで、凸型Ｓｉ、Ｆｌ側面
のシリコン窒化膜を除去し、外部ベース領域形成予定部
のシリコン酸化膜１５３を除去し、多結晶シリコン層を
全面に堆積しエッチバックしてシリコン窒化膜２００を
露出させる。その後、多結晶シリコン層４００にｐ型不
純物を拡散し、外部ベース領域４を形成する。

その後、シリコン窒化膜２００を選択的にエツチングし
て除去し、イオン打込法によりｎ十型拡散層２２を形成
し、真性ベース領域５．エミッタ領域６形成、コンタク
ト穴開口、電極形成により第７図に示した素子が形成さ
れる。

以上の各実施例１〜３において、その任意のいくつか、
あるいはすべての組合せを用いることができる。また、
半導体としてＧａＡｓ等の他の半導体を用いても本発明
の装置を実現できる。また、各実施例でのｐ型、ｎ型の
感電型を逆に用いることができるのは勿論である。

〔発明の効果〕

本発明によれば、大電流動作時においても高速動作が可
能で、かつ高耐圧で低消費電力のトランジスタおよび集
積回路を提供することができる６

【図面の簡単な説明】

第１図は本発明の半導体装置の一実施例であるバイポー
ラトランジスタの構造を示す断面図、第２図は従来のバ
イポーラトランジスタの構造を示す断面図、第３図（ａ
）（ｂ）は電流分布を示す断面図、第４図は本発明によ
るバイポーラトランジスタの製造工程を示す断面図、第
５図、第６図は本発明の半導体装置の第２の実施例を示
す断面図および製造工程を示す断面図、第７図、第８図
は本発明の第３の実施例を示す断面図および製造工程を
示す断面図である。 １−ｐ型Ｓｉ基板、２，１０−ｎ＋型埋込層、３゜２０
・・・ｎ型エピタキシャル層、４，５，３０，４０・・
・ｎ型拡散層、６，１５，２２，５Ｑ・・・ｎ型拡散層
、７，８．９・・・電極、１００，１０１，１１０゜１
１１．１２０，１３０，１５０，１５１，１５２゜１５
３・・・酸化膜、２００・・・シリコン窒化膜、３００
゜４００・・・多結晶Ｓｉ層、Ｅ・・・電子電流、Ｈ・
・・正孔電流。　　　　　　　　　　　　　　　　　　
　１、ど代理人　弁理士　小川勝男（−一・ 不　１　　図 冨　２　口 ３　　ｎ’ｌｘａ”Ａｓｒｂ４ ４Ｐ型槁蚊肩 ５　Ｆ堅済骸眉 嘱　３　図 （矢）　　　　　　　　　（ｂ） ε電′３ｒ電点 ５０　ｎ型縞散眉 璽 、） 第　５　図 ％　６　図 第　７　国 石３　図　　　１ｌ１ ３　ｎ蟹エピ７鴨１４　４θ０〃頼晶ｓシ４６ｎｙ肱竜
屑 ２２　　　〃

Claims (1)

【特許請求の範囲】
1. １、第１導電型の半導体基板と、該基板の表面領域に設
   けられた前記第１導電型と反対導電型の第２導電型の第
   １領域と、該第１領域および前記基板上に設けられた第
   ２導電型の単結晶半導体層の第２領域と、該第２領域内
   に設けられた第１導電型の第３領域と、該第３領域内に
   設けられた第２導電型の第４領域と、該第４領域周辺の
   第３領域と電気的に接続された第１導電型の第５領域と
   、第３領域と第５領域の接続部直下の第２領域内に設け
   られた第２導電型の第６領域とを有することを特徴とす
   る半導体装置。