JPS62122307A - 利得制御増幅回路 - Google Patents
利得制御増幅回路Info
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- JPS62122307A JPS62122307A JP61072950A JP7295086A JPS62122307A JP S62122307 A JPS62122307 A JP S62122307A JP 61072950 A JP61072950 A JP 61072950A JP 7295086 A JP7295086 A JP 7295086A JP S62122307 A JPS62122307 A JP S62122307A
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- Japan
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- gain control
- type
- transistor
- terminal
- npn
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- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C13/00—Arrangements for influencing the relationship between signals at input and output, e.g. differentiating, delaying
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/0082—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using bipolar transistor-type devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、テレビジョン受像機用チューナ、ビデオテー
プレコーダ用チューナ，ＦＭラジオ受信機用チューナ等
の高周波増幅段などに用いられる利得制御増幅回路に係
）、特に電界効果型トランジスタとパイポーラ型トラン
ジスタとのカスケード接続を有する利得制御増幅回路に
関する。
プレコーダ用チューナ，ＦＭラジオ受信機用チューナ等
の高周波増幅段などに用いられる利得制御増幅回路に係
）、特に電界効果型トランジスタとパイポーラ型トラン
ジスタとのカスケード接続を有する利得制御増幅回路に
関する。
（従来の技術）
チューナの高周波増幅段に用いられる従来の利得制御増
幅回路は、第１３図あるいは第１６図に示すように構成
されていた。即ち、第１３図においては，前段のソース
接地形のＭＯＳ （絶縁グー｝型） ＦＥＴ （電界効
果トランジスタ）７１と後段のゲート接地形のＭＯＳ
ＦＥＴ ７ ２とがカスケード接続されてデュアルグー
｝ ＭＯＳ ＦＥＴを形成している。ここで、各ＦＥＴ
７ １ 、 ７ ２はＮチャネルエンハンスメント（
６）型のものであシ。
幅回路は、第１３図あるいは第１６図に示すように構成
されていた。即ち、第１３図においては，前段のソース
接地形のＭＯＳ （絶縁グー｝型） ＦＥＴ （電界効
果トランジスタ）７１と後段のゲート接地形のＭＯＳ
ＦＥＴ ７ ２とがカスケード接続されてデュアルグー
｝ ＭＯＳ ＦＥＴを形成している。ここで、各ＦＥＴ
７ １ 、 ７ ２はＮチャネルエンハンスメント（
６）型のものであシ。
前段のＦＥＴ ７ １のｆ−｝０）は入力側同調回路（
図示せず）から直流バイアスおよび入力信号が与えられ
る信号入力端子１に接続されておシ。
図示せず）から直流バイアスおよび入力信号が与えられ
る信号入力端子１に接続されておシ。
そのソース（Ｓ）は所定電位端子（通常は接地端子）２
に接続されており、後段のＦＥＴ ７ ２のゲートは利
得制御回路（図示せず）から利得制御入力電圧が与えら
れる利得制御端子３に接続されており、そのドレインの
）は信号出力端子４に接続され，この信号出力端子４は
出力側同調回路（図示せず）を介して所定電源に接続さ
れる。
に接続されており、後段のＦＥＴ ７ ２のゲートは利
得制御回路（図示せず）から利得制御入力電圧が与えら
れる利得制御端子３に接続されており、そのドレインの
）は信号出力端子４に接続され，この信号出力端子４は
出力側同調回路（図示せず）を介して所定電源に接続さ
れる。
一方、第１６図においては、前段のエミッタ接地形のＮ
ＰＮ形トランジスタ８１に後段のぺ一ス接地形のＮＰＮ
形トランジスタ８２がカスケード接続されている。ここ
で、前段のトランジスタ８１のベース（Ｂ）は信号入力
端子ＩＫ接続され、エミッタは所定電位端子２に接続さ
れておシ。
ＰＮ形トランジスタ８１に後段のぺ一ス接地形のＮＰＮ
形トランジスタ８２がカスケード接続されている。ここ
で、前段のトランジスタ８１のベース（Ｂ）は信号入力
端子ＩＫ接続され、エミッタは所定電位端子２に接続さ
れておシ。
後段ノトランジスタ８２のベースは利得制御端子３に接
続され、コレクタ（Ｃ）は信号出力端子４に接続されて
いる。
続され、コレクタ（Ｃ）は信号出力端子４に接続されて
いる。
第１３図に示した構成のデーアルゲートＭＯＳＦＥＴに
おいては、前段のＦＩＴ ７ １および後段のＦＩＴ
７ ２に所定の動作電流が流れた状態で信号入力端子１
に印加された入力信号を増幅するものであり、前段ＦＥ
Ｔ ７ １に良い特性のものを用いれば一次歪成分およ
び二次歪成分の少ない入出力特性が得られる。しかし、
ＭＯＳ ＦＥＴは構造および動作原理上その等価抵抗が
大きく、特に後段のＦＥＴ ７ ２の等価抵抗の大きさ
が問題になる。即ち、後段のＦＥＴ ７ ２のゲートに
所定の利得制御電圧が与えられている状態における直流
的な入出力特性（端子１．２間入力電圧ｖ１□対端子４
．２間ドレイン電流Ｉ４２）は端子４，２開動作電圧ｖ
４２をたとえば６ｖで一定として端子３，２間電圧ｖ３
□（利得制御電圧）をパラメータにとると第１４図に示
すようになる。ここで、前段のＦＩＴ ７１の特性が支
配的な領域（出力電流■４□の小さい領域）と後段のＦ
ＥＴ ７２の特性が支配的な領域（出力電流■４□０大
きい領域）との境界付近における出力電流■４□の三次
歪成分の大きさに前記後段のＦＥＴ ７２の等価抵抗の
大きさが関係する。上記入出力特性を１同機分すると、
第１５図に示すように入力電圧ｖ、２対順対向方向伝達
アドミッタンスｆｌ（＝Δ！ ／Δｖ１□）特性が得ら
れる。この特性における変曲点は前記入出力特性の三次
歪成分に対応しておシ、上記特性においては入力電圧ｖ
、２の変化範囲内で急峻な変曲点（換言すれば、大きな
三次歪成分）が存在し、利得制御電圧ｖ３□が小さくな
る−と入力電圧ｖ１□の変化範囲内で変曲点が２個所も
発生する。
おいては、前段のＦＩＴ ７ １および後段のＦＩＴ
７ ２に所定の動作電流が流れた状態で信号入力端子１
に印加された入力信号を増幅するものであり、前段ＦＥ
Ｔ ７ １に良い特性のものを用いれば一次歪成分およ
び二次歪成分の少ない入出力特性が得られる。しかし、
ＭＯＳ ＦＥＴは構造および動作原理上その等価抵抗が
大きく、特に後段のＦＥＴ ７ ２の等価抵抗の大きさ
が問題になる。即ち、後段のＦＥＴ ７ ２のゲートに
所定の利得制御電圧が与えられている状態における直流
的な入出力特性（端子１．２間入力電圧ｖ１□対端子４
．２間ドレイン電流Ｉ４２）は端子４，２開動作電圧ｖ
４２をたとえば６ｖで一定として端子３，２間電圧ｖ３
□（利得制御電圧）をパラメータにとると第１４図に示
すようになる。ここで、前段のＦＩＴ ７１の特性が支
配的な領域（出力電流■４□の小さい領域）と後段のＦ
ＥＴ ７２の特性が支配的な領域（出力電流■４□０大
きい領域）との境界付近における出力電流■４□の三次
歪成分の大きさに前記後段のＦＥＴ ７２の等価抵抗の
大きさが関係する。上記入出力特性を１同機分すると、
第１５図に示すように入力電圧ｖ、２対順対向方向伝達
アドミッタンスｆｌ（＝Δ！ ／Δｖ１□）特性が得ら
れる。この特性における変曲点は前記入出力特性の三次
歪成分に対応しておシ、上記特性においては入力電圧ｖ
、２の変化範囲内で急峻な変曲点（換言すれば、大きな
三次歪成分）が存在し、利得制御電圧ｖ３□が小さくな
る−と入力電圧ｖ１□の変化範囲内で変曲点が２個所も
発生する。
一方、第１６図に示したパイＩ−ラ回路は、後段トラン
ジスタ８２のコレクタ・エミッタ間等価抵抗がＭＯＳ
ＦＥＴよりも非常に小さいが、前段にバイポーラトラン
ジスタが用いられているので基本的に入出力特性の信号
歪成分が太きい。
ジスタ８２のコレクタ・エミッタ間等価抵抗がＭＯＳ
ＦＥＴよりも非常に小さいが、前段にバイポーラトラン
ジスタが用いられているので基本的に入出力特性の信号
歪成分が太きい。
（発明が解決しようとする問題点）
本発明は、上述したようなデユアルゲートＭＯＳＦＥＴ
による増幅回路では入出力特性の三次歪成分が大きいと
いう問題点およびバイプーラ型の増幅回路でも入出力特
性の信号歪が大きいという問題点を避けるべくなされた
もので、Ｍ２Ｓ ＦＩＴとバイポーラトランジスタとの
組み合わせによシ入出力特性の信号歪、特に三次歪成分
を著しく改善し得る利得制御増幅回路を提供することを
目的とする。
による増幅回路では入出力特性の三次歪成分が大きいと
いう問題点およびバイプーラ型の増幅回路でも入出力特
性の信号歪が大きいという問題点を避けるべくなされた
もので、Ｍ２Ｓ ＦＩＴとバイポーラトランジスタとの
組み合わせによシ入出力特性の信号歪、特に三次歪成分
を著しく改善し得る利得制御増幅回路を提供することを
目的とする。
（問題点を解決するための手段）
本発明の利得制御増幅回路は、ソース接地形のＭＯＳ
ＦＥＴのゲートに入力信号を導き、このＭＯＳ ＦＥＴ
の後段にベース接地形のバイポーラトランジスタをカス
ケード接続し、この後段のトランジスタのベース電流を
利得制御入力にょシ定めるようにしてなることを特徴と
するものである。
ＦＥＴのゲートに入力信号を導き、このＭＯＳ ＦＥＴ
の後段にベース接地形のバイポーラトランジスタをカス
ケード接続し、この後段のトランジスタのベース電流を
利得制御入力にょシ定めるようにしてなることを特徴と
するものである。
（作用）
上記回路にあっては、信号入力段にＭＯＳ ＦＥＴが用
いられているので入出力特性の一次・二次歪成分が少な
く、このＭＯＳ ＦＥＴの電流を定める後段のトランジ
スタとしてＭＯＳ ＦＥＴよシ等価抵抗の小さいバイポ
ーラ型が用いられているので入出力特性の三次歪成分が
少なくなる。
いられているので入出力特性の一次・二次歪成分が少な
く、このＭＯＳ ＦＥＴの電流を定める後段のトランジ
スタとしてＭＯＳ ＦＥＴよシ等価抵抗の小さいバイポ
ーラ型が用いられているので入出力特性の三次歪成分が
少なくなる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、１１はＮチャネルのエンハンスメント
型（あるいはディグレージョン・エンハンスメント型）
のソース接地形のＭＯＳ ＦＥＴであシ、そのソースは
所定電位端子（通常は接地端子）２に接続されており、
ゲートは信号入力端子１に接続されている。１２はＮＰ
Ｎ形のベース接地型のトランジスタであシ、そのエミッ
タは前記ＦＩＣＴ １１のドレインに接続され、ベース
は利得制御端子３に接続され、コレクタは信号出力端子
４に接続されている。
型（あるいはディグレージョン・エンハンスメント型）
のソース接地形のＭＯＳ ＦＥＴであシ、そのソースは
所定電位端子（通常は接地端子）２に接続されており、
ゲートは信号入力端子１に接続されている。１２はＮＰ
Ｎ形のベース接地型のトランジスタであシ、そのエミッ
タは前記ＦＩＣＴ １１のドレインに接続され、ベース
は利得制御端子３に接続され、コレクタは信号出力端子
４に接続されている。
いま、信号入力端子１にたとえばｖＨＦ帯テレビ放送電
波の受信により得られた高周波信号を必要に応じて直流
バイアスと共に印加し、利得制御端子３に利得制御電圧
を与え、信号出力端子４を出力同調回路を介して動作電
源に接続するととＫよシ、前段のＦＥＡＴ １１ ｂよ
び後段のトランジスタ１２に所定の動作電流が流れ、利
得制御電圧によシ定まる利得で高周波増幅動作が行なわ
れる。この場合、前段のＦＥＴ １１として高周波特性
の良いものを用い、後段のトランジスタ１２として電流
増幅率ｈＦＩＣの周波数特性がたとえばＩ ＧＨｚ程度
（ｆＴ；ＩＧＨｚ ） ｔで伸びておシ、上記ｈ０がコ
レクタ電流の大きな値まで（約８０ ｍＡ程度まで）伸
びているものを用いた場合、動作電圧（端子４．２間電
圧）ｖ４２をたとえば６ｖとし、制御電圧（端子３．２
間電圧）ｖ３□をパラメータにとり、入力電圧（端子ｌ
。
波の受信により得られた高周波信号を必要に応じて直流
バイアスと共に印加し、利得制御端子３に利得制御電圧
を与え、信号出力端子４を出力同調回路を介して動作電
源に接続するととＫよシ、前段のＦＥＡＴ １１ ｂよ
び後段のトランジスタ１２に所定の動作電流が流れ、利
得制御電圧によシ定まる利得で高周波増幅動作が行なわ
れる。この場合、前段のＦＥＴ １１として高周波特性
の良いものを用い、後段のトランジスタ１２として電流
増幅率ｈＦＩＣの周波数特性がたとえばＩ ＧＨｚ程度
（ｆＴ；ＩＧＨｚ ） ｔで伸びておシ、上記ｈ０がコ
レクタ電流の大きな値まで（約８０ ｍＡ程度まで）伸
びているものを用いた場合、動作電圧（端子４．２間電
圧）ｖ４２をたとえば６ｖとし、制御電圧（端子３．２
間電圧）ｖ３□をパラメータにとり、入力電圧（端子ｌ
。
２間電圧）■、２と出力電流（端子４．２間電流）１４
□との関係として第２図に示すような直流的な入出力特
性が得られる。また、この入出力特性を１同機分して得
られる入力電圧ｖ、２対順対向方向伝達アドミッタンス
、ｌ（＝Δ！４２／Δｖ、２）特性は第３図に示すよう
Ｋなる。第３図から分るように特性の変曲点が緩やかで
あ）、制御電圧ｖ１□が小さい領域でも変曲点は１つで
あシ、三次歪成分が従来例に比べて改善されていること
が分る。また、第２図から分るように入出力特性の直線
性が良く、−次歪成分、二次歪成分とも少ない。また、
第３図から分るように制御電圧ｖ１□に応じて電力利得
が変“化する点は従来例と同様である。
□との関係として第２図に示すような直流的な入出力特
性が得られる。また、この入出力特性を１同機分して得
られる入力電圧ｖ、２対順対向方向伝達アドミッタンス
、ｌ（＝Δ！４２／Δｖ、２）特性は第３図に示すよう
Ｋなる。第３図から分るように特性の変曲点が緩やかで
あ）、制御電圧ｖ１□が小さい領域でも変曲点は１つで
あシ、三次歪成分が従来例に比べて改善されていること
が分る。また、第２図から分るように入出力特性の直線
性が良く、−次歪成分、二次歪成分とも少ない。また、
第３図から分るように制御電圧ｖ１□に応じて電力利得
が変“化する点は従来例と同様である。
なお、高周波入力信号がたとえばＵＨＦ帯テレビ放送電
波の受信によシ得られたものである場合には、後段のト
ランジスタ１２の特性としてさらに高周波特性のよいも
の（たとえばｆア＃３ＧＨｚ ）を用いることが望まし
い。
波の受信によシ得られたものである場合には、後段のト
ランジスタ１２の特性としてさらに高周波特性のよいも
の（たとえばｆア＃３ＧＨｚ ）を用いることが望まし
い。
第４図は、上記実施例の第１の変形例を示しておシ、後
段のトランジスタ１２０ベースト利得制御端子３との間
にベース電流調整用およびベース保護用のベース抵抗４
１を挿入し、上記ベースと利得制御端子３との間に高周
波接地用の容量４２を接続したものである。この回路に
おける順方向伝達アドミッタンス特性は第３図中に点線
で示すようになシ、従来例に比べて三次歪成分が改善さ
れている。
段のトランジスタ１２０ベースト利得制御端子３との間
にベース電流調整用およびベース保護用のベース抵抗４
１を挿入し、上記ベースと利得制御端子３との間に高周
波接地用の容量４２を接続したものである。この回路に
おける順方向伝達アドミッタンス特性は第３図中に点線
で示すようになシ、従来例に比べて三次歪成分が改善さ
れている。
第５図（ａ）は、前記実施例の第２の変形例を示してお
シ、後段にダーリントン接続されたＮＰＮ形トランジス
タ５１．５２を用い、トランジスタ５１のベースと利得
制御端子３との間に高周波接地用の容量５３を接続した
ものである。なお、この容量５３はＦＩＴ １１のソー
スおよびトランジスタ５１０ベース間に接続しても良い
。
シ、後段にダーリントン接続されたＮＰＮ形トランジス
タ５１．５２を用い、トランジスタ５１のベースと利得
制御端子３との間に高周波接地用の容量５３を接続した
ものである。なお、この容量５３はＦＩＴ １１のソー
スおよびトランジスタ５１０ベース間に接続しても良い
。
第６図はさらに変形した回路を示しており、後段にダー
リントン接続されたＮＰＮ形トランジスタ６１．６２を
用い、トランジスタ６２のベースと利得制御端子３との
間にベース電流調整用のベース抵抗６３を挿入し、トラ
ンジスタ６ノのベースと利得制御端子３との間に高周波
接地用の容量６４を接続したものである。
リントン接続されたＮＰＮ形トランジスタ６１．６２を
用い、トランジスタ６２のベースと利得制御端子３との
間にベース電流調整用のベース抵抗６３を挿入し、トラ
ンジスタ６ノのベースと利得制御端子３との間に高周波
接地用の容量６４を接続したものである。
第７図は他の実施例を示しておシ、第１図に示した実施
例に比べて後段のトランジスタ１２のコレクタ・ベース
間に利得制御用のＮチャネルエンハンスメント型のＭＯ
Ｓ ＦＥＴ ２１ （Ｄドレイン・ソース間を並列接続
し、このＦＥＴ ２１のゲートを利得制御端子３に接続
し、後段のトランジスタ１２のベースと利得制御端子３
との間に高周波接地用の容量２２を接続したものである
。
例に比べて後段のトランジスタ１２のコレクタ・ベース
間に利得制御用のＮチャネルエンハンスメント型のＭＯ
Ｓ ＦＥＴ ２１ （Ｄドレイン・ソース間を並列接続
し、このＦＥＴ ２１のゲートを利得制御端子３に接続
し、後段のトランジスタ１２のベースと利得制御端子３
との間に高周波接地用の容量２２を接続したものである
。
上記制御用のＦＥＴ ２１は、後段トランジスタ１２の
コレクタ・エミッタ間に余分な容量が付かないようにそ
のドレイン・ソース間容量が小さい必要があシ、前段の
ＦＥＴ １１と同程度の高周波特性を有し、高感度のも
の（相互コンダクタンスの高いもの）が用いられる。
コレクタ・エミッタ間に余分な容量が付かないようにそ
のドレイン・ソース間容量が小さい必要があシ、前段の
ＦＥＴ １１と同程度の高周波特性を有し、高感度のも
の（相互コンダクタンスの高いもの）が用いられる。
上記第７図の回路においては、制御用ＦＥＴ２１を電圧
制御してそのドレイン電流を制御することによって後段
のトランジスタ１２のベース電流を制御するものである
。そして、入出力特性は第８図に示すようになシ、順方
向伝達アドミッタンスＩＹ、１％性は第９図に示すよう
になシ、利得制御が可能であると共に信号歪成分が改善
されている。
制御してそのドレイン電流を制御することによって後段
のトランジスタ１２のベース電流を制御するものである
。そして、入出力特性は第８図に示すようになシ、順方
向伝達アドミッタンスＩＹ、１％性は第９図に示すよう
になシ、利得制御が可能であると共に信号歪成分が改善
されている。
第１０図は上記実施例の変形例を示しておシ、後段のバ
イポーラトランジスタとしてダーリントン接続されたＮ
ＰＮ形トランジスタ３ｆ、３２が用いられ、トランジス
タ３２のコレクタ拳エミッタ間に制御用ＦＥＴ ３３が
接続され、トランジスタ３１のベースと利得制御端子３
との間に高周波接地用容量３４が接続されている。この
回路においては、制御用ＦＥＴ ３３に直流特性の良い
ものを用いれば上記実施例と同様の良好な特性が得られ
る。
イポーラトランジスタとしてダーリントン接続されたＮ
ＰＮ形トランジスタ３ｆ、３２が用いられ、トランジス
タ３２のコレクタ拳エミッタ間に制御用ＦＥＴ ３３が
接続され、トランジスタ３１のベースと利得制御端子３
との間に高周波接地用容量３４が接続されている。この
回路においては、制御用ＦＥＴ ３３に直流特性の良い
ものを用いれば上記実施例と同様の良好な特性が得られ
る。
なお、上記各実施例の回路は、バイポーラ／ＭＯＳプロ
セスによシ集積回路化されたものでも個別部品により構
成されたものでもよい。
セスによシ集積回路化されたものでも個別部品により構
成されたものでもよい。
ここで、−例として前記第５図（、）に示した回路を一
部変更（容量５３の一端をＦＩＴ １１のソ−スに接続
変更）すると共に、ＭＯＳ ＦＥＴ １２のｆ−トとソ
ースとの間にゲート入力保獲用として逆方向に直列接続
された２個のダイオード５４．５５からなる双方向ダイ
オードを付加してなる第５図（ｂ）に示すような利得制
御増幅回路・をバイポーラ／ＭＯＳプロセスにより集積
回路化してペレットに分割して得た利得制御増幅用半導
体装置の断面構造について詳細に説明する。
部変更（容量５３の一端をＦＩＴ １１のソ−スに接続
変更）すると共に、ＭＯＳ ＦＥＴ １２のｆ−トとソ
ースとの間にゲート入力保獲用として逆方向に直列接続
された２個のダイオード５４．５５からなる双方向ダイ
オードを付加してなる第５図（ｂ）に示すような利得制
御増幅回路・をバイポーラ／ＭＯＳプロセスにより集積
回路化してペレットに分割して得た利得制御増幅用半導
体装置の断面構造について詳細に説明する。
第１１図はｐ形シリコン基板１０を用いた第１の実施例
を示しておシ、第１２図はｎ形シリコン基板を用いた第
２の実施例を示している。即ち、第１１図に示す利得制
御増幅用半導体装置において、１０はｐ形シリコン基板
であって。
を示しておシ、第１２図はｎ形シリコン基板を用いた第
２の実施例を示している。即ち、第１１図に示す利得制
御増幅用半導体装置において、１０はｐ形シリコン基板
であって。
その一部にｎ十埋込層１３が形成されておシ１表面にｐ
形のエピタキシャル層１０′が形成されている。上記エ
ピタキシャル層１０′における前記ｎ十埋込層１３の上
にはｎ形のウェル領域１４および口＋形領域１５が隣接
して形成されている。
形のエピタキシャル層１０′が形成されている。上記エ
ピタキシャル層１０′における前記ｎ十埋込層１３の上
にはｎ形のウェル領域１４および口＋形領域１５が隣接
して形成されている。
上記ウェル領域１４の表面の一部には互いに離れた位置
にｐ形領域１６．１７が形成されており、上記ｐ形領域
ｔｅｓ１ｙの各表面の一部には対応してｎ形領域１１Ｊ
、１９が形成されている。さらに、前記エピタキシャル
層１０′の表面上に形成されている酸化膜２０には、前
記ｎ十形領域１５、ｐ形領域１６および１７、ｎ形領域
１８および１９の各一部分上にコンタクトホールが形成
されている。そして、上記酸化膜２０上には、前記ｎ十
形領域１５にコンタクトする配線電極２１と、前記ｐ形
領域１７にコンタクトする配線電極２２と、前記ｐ形領
域１６およびｎ形領域１９の相互にコンタクトすると共
に相互間接続を行なう配線２３と、前記ｎ形領域１８１
１Ｃコンタクトすると共に後述するＭＯＳＦＥＴ １１
のドレイン■）に相当するｎ形領域２５との接続を行な
う配線２４が形成されており、これらはアルミニウムか
らなる。
にｐ形領域１６．１７が形成されており、上記ｐ形領域
ｔｅｓ１ｙの各表面の一部には対応してｎ形領域１１Ｊ
、１９が形成されている。さらに、前記エピタキシャル
層１０′の表面上に形成されている酸化膜２０には、前
記ｎ十形領域１５、ｐ形領域１６および１７、ｎ形領域
１８および１９の各一部分上にコンタクトホールが形成
されている。そして、上記酸化膜２０上には、前記ｎ十
形領域１５にコンタクトする配線電極２１と、前記ｐ形
領域１７にコンタクトする配線電極２２と、前記ｐ形領
域１６およびｎ形領域１９の相互にコンタクトすると共
に相互間接続を行なう配線２３と、前記ｎ形領域１８１
１Ｃコンタクトすると共に後述するＭＯＳＦＥＴ １１
のドレイン■）に相当するｎ形領域２５との接続を行な
う配線２４が形成されており、これらはアルミニウムか
らなる。
ここで、前記第５図（ｂ）中のダーリントン接続された
パイＩ−ラトランジスタ５１．５２のうチ前段側のトラ
ンジスタ５１のコレクタ、ベース、エミッタと上記ｎ形
つェル領域１４、ｐ形領域１６、ｎ形領域１８とが各対
応しておシ、後段側のトランジスタ５２のコレクタ、ベ
ース、エミッタと上記ｎ形つェル領域１４、ｐ形領域１
７、ｎ形領域１９とが各対応しておシ、前記配線電極２
１．２２が第５図（ｂ）中の信号出力端子４．利得制御
端子３に各対応している。
パイＩ−ラトランジスタ５１．５２のうチ前段側のトラ
ンジスタ５１のコレクタ、ベース、エミッタと上記ｎ形
つェル領域１４、ｐ形領域１６、ｎ形領域１８とが各対
応しておシ、後段側のトランジスタ５２のコレクタ、ベ
ース、エミッタと上記ｎ形つェル領域１４、ｐ形領域１
７、ｎ形領域１９とが各対応しておシ、前記配線電極２
１．２２が第５図（ｂ）中の信号出力端子４．利得制御
端子３に各対応している。
一方、さらに前記エピタキシャル層ｌｏ′の表面の一部
には互いに離れてｎ形領域２５．２６゜２２およびｐ十
形領域２８が形成されており、上記ｎ形領域２７０表面
の一部にはｐ十形領域２９が形成されると共に、前記エ
ピタキシャル層１０’に隣接する境界の一部にｐ十形領
域３０が形成されている。そして、前記ｎ形領域２５゜
２６相互間の基板領域上にはゲート酸化膜２０’を介し
てゲート電極３１が形成されており、前記ｐ十形領域２
８の一部分上には薄い酸化膜２０“を介してアルミニウ
ム電極膜３２が形成されている。さらに、エピタキシャ
ル層１０′の表面上に形成されている酸化膜２０には、
前記ｎ形領域２５．２６、ｐ十形領域２８，２９．３０
およびｒ−計電極３１の各一部分上にコンタクトホール
が形成されている。そして、上記酸化膜２０上には、前
記ｎ形領域２５にコンタクトする配線電極２４と、前記
ｎ形領域２６にコンタクトする前記配線３３と、前記ｐ
十形領域２８゜２９．３０およびｆ−）電極３１に各対
応してコンタクトする配線電極３４，３５，３６゜３１
とが形成されており、これらはアルミニウムからなる。
には互いに離れてｎ形領域２５．２６゜２２およびｐ十
形領域２８が形成されており、上記ｎ形領域２７０表面
の一部にはｐ十形領域２９が形成されると共に、前記エ
ピタキシャル層１０’に隣接する境界の一部にｐ十形領
域３０が形成されている。そして、前記ｎ形領域２５゜
２６相互間の基板領域上にはゲート酸化膜２０’を介し
てゲート電極３１が形成されており、前記ｐ十形領域２
８の一部分上には薄い酸化膜２０“を介してアルミニウ
ム電極膜３２が形成されている。さらに、エピタキシャ
ル層１０′の表面上に形成されている酸化膜２０には、
前記ｎ形領域２５．２６、ｐ十形領域２８，２９．３０
およびｒ−計電極３１の各一部分上にコンタクトホール
が形成されている。そして、上記酸化膜２０上には、前
記ｎ形領域２５にコンタクトする配線電極２４と、前記
ｎ形領域２６にコンタクトする前記配線３３と、前記ｐ
十形領域２８゜２９．３０およびｆ−）電極３１に各対
応してコンタクトする配線電極３４，３５，３６゜３１
とが形成されており、これらはアルミニウムからなる。
ここで、上記ｎ形領域２５．２６およびゲート電極３１
は前記第５図（ｂ）中のＭＯＳ ＦＥＴ １’ １のド
レイン０）、ソース（Ｓ）、ｒ−）０）に各対応し。
は前記第５図（ｂ）中のＭＯＳ ＦＥＴ １’ １のド
レイン０）、ソース（Ｓ）、ｒ−）０）に各対応し。
配線電極３７．３３は第５図（ｂ）中の信号入力端子ｌ
、所定電位端子２に対応する。また、前記配線電極３２
．３４は第５図（ｂ）中の容量５３の両端電極に各対応
していて前記配線電極２３゜３３に各対応してアルミニ
ウム配線（図示せず）によシ接続される。また、前記配
線電極３５゜３６は第５図（ｂ）中のダイオード５４．
５５の各アノードに対応していて前記配線電極３７゜３
３に各対応してアルミニウム配線（図示せず）により接
続される。そして、上記利得制御増幅装置はベレット単
位でリードフレーム（図示せず）上にＡｕシリコン共晶
あるいは樹脂接着などによシ固着され、信号入力端子１
、利得制御端子２、信号出力端子４に相当する各電極と
上記各端子に対応するリード端子との間でワイヤボンデ
ィング接続が行なわれる。この場合、前記所定電位端子
２に相当する電極（ＭＯＳ ＦＥＴ １１のソースに接
続されている）３３は上記リードフレームに対してワイ
ヤボンディング接続が行なわれる。
、所定電位端子２に対応する。また、前記配線電極３２
．３４は第５図（ｂ）中の容量５３の両端電極に各対応
していて前記配線電極２３゜３３に各対応してアルミニ
ウム配線（図示せず）によシ接続される。また、前記配
線電極３５゜３６は第５図（ｂ）中のダイオード５４．
５５の各アノードに対応していて前記配線電極３７゜３
３に各対応してアルミニウム配線（図示せず）により接
続される。そして、上記利得制御増幅装置はベレット単
位でリードフレーム（図示せず）上にＡｕシリコン共晶
あるいは樹脂接着などによシ固着され、信号入力端子１
、利得制御端子２、信号出力端子４に相当する各電極と
上記各端子に対応するリード端子との間でワイヤボンデ
ィング接続が行なわれる。この場合、前記所定電位端子
２に相当する電極（ＭＯＳ ＦＥＴ １１のソースに接
続されている）３３は上記リードフレームに対してワイ
ヤボンディング接続が行なわれる。
なお、上記第１１図の構造を有する集積回路ウェハを製
造するためのプロセスの一例ニついて概要を説明する。
造するためのプロセスの一例ニついて概要を説明する。
先ず、たとえば濃度４Ｘ１０ ｃｍ のポロンがド
ーグされたｐ形シリコン基板１０の表面に酸化膜を形成
して埋込ノぐターニングを行ない、濃度５ Ｘ １０１
９ｃｍ−’のアンチモンの埋込拡散を行なりてｎ十埋込
層１３を形成した後、濃度１．８ Ｘ １０１５備−３
のゾロンを含んだシリコンエピタキシャル層ｉｏ’を厚
さ７〜８μｍはど形成する。次に、エピタキシャル層Ｉ
Ｏ’上に酸化膜を形成してパターニングを行ない、こ
の酸化膜をマスクにしてそれぞれリンを（１５０ｋｅＶ
、 ９Ｘ１０１５℃ｗｔ−２）、（５０ｋｓＶ 、 Ｉ
Ｘ １０ α ）の加速電圧、ドーズ量にてイオン
注入した後、図中２７上部の開孔にＰＳＧを堆積し、１
２００℃で窒素ガス中にて１５時間の熱拡散（アニール
）を行なって前記ｎ形つェル領域１４、ｎ十形領域１５
、ｎ形領域２７を形成する。次に、再び酸化膜を１８０
０芙の厚さに形成すると共に・母ターニングを行ない、
５０ ｋ＠Ｖ 、 Ｉ Ｘ １０１４ｃｍ−２の加速
電圧、ドーズ量にてゾロンをイオン注入した後、１００
０℃で窒素ガス中にて３０分間の熱拡散を行なって前記
ｐ形領域１６．１’ｌを形成する。さらに、上記酸化膜
をマスクにしてゾロンを５０ ｋｅＶ 。
ーグされたｐ形シリコン基板１０の表面に酸化膜を形成
して埋込ノぐターニングを行ない、濃度５ Ｘ １０１
９ｃｍ−’のアンチモンの埋込拡散を行なりてｎ十埋込
層１３を形成した後、濃度１．８ Ｘ １０１５備−３
のゾロンを含んだシリコンエピタキシャル層ｉｏ’を厚
さ７〜８μｍはど形成する。次に、エピタキシャル層Ｉ
Ｏ’上に酸化膜を形成してパターニングを行ない、こ
の酸化膜をマスクにしてそれぞれリンを（１５０ｋｅＶ
、 ９Ｘ１０１５℃ｗｔ−２）、（５０ｋｓＶ 、 Ｉ
Ｘ １０ α ）の加速電圧、ドーズ量にてイオン
注入した後、図中２７上部の開孔にＰＳＧを堆積し、１
２００℃で窒素ガス中にて１５時間の熱拡散（アニール
）を行なって前記ｎ形つェル領域１４、ｎ十形領域１５
、ｎ形領域２７を形成する。次に、再び酸化膜を１８０
０芙の厚さに形成すると共に・母ターニングを行ない、
５０ ｋ＠Ｖ 、 Ｉ Ｘ １０１４ｃｍ−２の加速
電圧、ドーズ量にてゾロンをイオン注入した後、１００
０℃で窒素ガス中にて３０分間の熱拡散を行なって前記
ｐ形領域１６．１’ｌを形成する。さらに、上記酸化膜
をマスクにしてゾロンを５０ ｋｅＶ 。
ｌＸｌ０ ｃｍ の加速電圧、ドーズ量にてイオン
注入した後、１０００℃で窒素ガス中にて３０分間の熱
拡散を行なりて前記ｐ十形領域２８゜２９．３０を形成
する。次に、）１″−ト酸化膜２０＃と容量用（電極間
絶縁用）の酸化膜２０’を形成した後、ゲート電極３１
をたとえばモリブデンシリサイド（ＭｏＳｉ ）にて１
．５μ幅に形成し、このゲート電極３１をマスクにして
ひ素を３５ｋｅＶ ｓ Ｉ Ｘ １０ ｃｍ の加
速電圧、ドーズ量にてイオン注入した後、９００℃で窒
素ガス中にて３０分間熱拡散を行なって前記ｎ形領域２
５゜２６を形成する。さらに、ひ素を３５ ｋｅＶ 。
注入した後、１０００℃で窒素ガス中にて３０分間の熱
拡散を行なりて前記ｐ十形領域２８゜２９．３０を形成
する。次に、）１″−ト酸化膜２０＃と容量用（電極間
絶縁用）の酸化膜２０’を形成した後、ゲート電極３１
をたとえばモリブデンシリサイド（ＭｏＳｉ ）にて１
．５μ幅に形成し、このゲート電極３１をマスクにして
ひ素を３５ｋｅＶ ｓ Ｉ Ｘ １０ ｃｍ の加
速電圧、ドーズ量にてイオン注入した後、９００℃で窒
素ガス中にて３０分間熱拡散を行なって前記ｎ形領域２
５゜２６を形成する。さらに、ひ素を３５ ｋｅＶ 。
ｌＸｌ０ ｃｍ の加速電圧、ドーズ量にてイオン
注入した後、１ｏｏｏ℃で窒素ガス中にて２０分間の熱
拡散を行なって前記ｎ形領域１８゜１９を形成する。次
に、酸化膜のパターニングを行なって前記各電極配線２
１〜２４．３２〜３６ 、３７を形成する。
注入した後、１ｏｏｏ℃で窒素ガス中にて２０分間の熱
拡散を行なって前記ｎ形領域１８゜１９を形成する。次
に、酸化膜のパターニングを行なって前記各電極配線２
１〜２４．３２〜３６ 、３７を形成する。
上記のように構成された第１１図の利得制御増幅回路に
おいて、容量５３の値は約５０９Ｆであシ、ＭＯＳ Ｆ
ＥＴ １１は従来のプーアルゲート型ＭＯＳＦＥＴにお
ける前段のＦＥＴと同程度の高周波特性を持ち、ダーリ
ントン接続されたバイポーラトランジスタの前段側のト
ランジスタ５１の電流増幅率り、の周波数特性はｆＴ＃
Ｉ ＧＨｚ程度でｌ）、その電流特性はコレクタ電流
的５０ｍＡ程度まで伸びていることが確認された。また
、ダーリントン接続されたバイポーラトランジスタ５１
．５２それぞれの電流増幅率り、は１００程度であシ、
利得制御ベース電流が極めて小さくなシ、ベース電流制
御のためのベース入力抵抗を必要としないので、ベース
入力抵抗による悪影響（コレクタ電流が大きくなろうと
したときにそれを妨げる方向にベース電位を変化させて
しまう）によシバ植ポーラトランジスタの見掛は上の等
価抵抗が大きくなるというおそれがなくなシ、入出力特
性の三次歪成分は第３図中に点線で示した第４図の回路
の特性よりもさらに改善されることが確認された。
おいて、容量５３の値は約５０９Ｆであシ、ＭＯＳ Ｆ
ＥＴ １１は従来のプーアルゲート型ＭＯＳＦＥＴにお
ける前段のＦＥＴと同程度の高周波特性を持ち、ダーリ
ントン接続されたバイポーラトランジスタの前段側のト
ランジスタ５１の電流増幅率り、の周波数特性はｆＴ＃
Ｉ ＧＨｚ程度でｌ）、その電流特性はコレクタ電流
的５０ｍＡ程度まで伸びていることが確認された。また
、ダーリントン接続されたバイポーラトランジスタ５１
．５２それぞれの電流増幅率り、は１００程度であシ、
利得制御ベース電流が極めて小さくなシ、ベース電流制
御のためのベース入力抵抗を必要としないので、ベース
入力抵抗による悪影響（コレクタ電流が大きくなろうと
したときにそれを妨げる方向にベース電位を変化させて
しまう）によシバ植ポーラトランジスタの見掛は上の等
価抵抗が大きくなるというおそれがなくなシ、入出力特
性の三次歪成分は第３図中に点線で示した第４図の回路
の特性よりもさらに改善されることが確認された。
一方、第１２図に示す利得制御増幅回路は。
前述した第１１図の利得制御増幅回路に比べて、。
（１） ｎ形シリコン基板５０を用いておシ、（２）上
記基板５００表面の一部にパイポーラトランジスタのベ
ース領域用のｐ形領域５６．５７および双方向ダイオー
ドのアノード領域用のｐ十形領域５１１．５９ならびに
容量５３の一方の電極用ｐ＋十形領域０を形成しており
、（３）上記基板５０にｐ形つェル領域６５を形成し、
このｐ形つェル領域６５にＭＯＳ ＦＥＴのソース領域
、ドレイン領域用のｎ形領域６６．６７を形成しており
、 （４）上記基板５０の裏面にたとえばＶ（バナジ
ウム）−Ｎｉにッケル） −ＡｕＧｅＳｂ （金・ゲル
マニウム・アンチモン） −Ａｕ （金）の四層構造か
らなる金属ベース６８を有している点が異なシ、その他
は同じであるので同一符号を付してその説明を省略する
。
記基板５００表面の一部にパイポーラトランジスタのベ
ース領域用のｐ形領域５６．５７および双方向ダイオー
ドのアノード領域用のｐ十形領域５１１．５９ならびに
容量５３の一方の電極用ｐ＋十形領域０を形成しており
、（３）上記基板５０にｐ形つェル領域６５を形成し、
このｐ形つェル領域６５にＭＯＳ ＦＥＴのソース領域
、ドレイン領域用のｎ形領域６６．６７を形成しており
、 （４）上記基板５０の裏面にたとえばＶ（バナジ
ウム）−Ｎｉにッケル） −ＡｕＧｅＳｂ （金・ゲル
マニウム・アンチモン） −Ａｕ （金）の四層構造か
らなる金属ベース６８を有している点が異なシ、その他
は同じであるので同一符号を付してその説明を省略する
。
上述したように本発明の利得制御増幅回路によれば、入
出力特性の三次歪成分を著しく改善することができ、
ＡＧＣフィードバック電圧によシ利得制御される高周波
増幅回路などに用いて好適である。
出力特性の三次歪成分を著しく改善することができ、
ＡＧＣフィードバック電圧によシ利得制御される高周波
増幅回路などに用いて好適である。
第１図は本発明に係る利得制御増幅回路の一実施例を示
す回路図、第２図および第３図はそれぞれ第１図の回路
における入力電圧対出力電流特性、入力電圧対頭方向伝
達アドミッタンス特性を示す特性図、第４図乃至第６図
はそれぞれ第１図の回路の変形例を示す回路図、第７図
は本発明の他の実施例を示す回路図、第８図および第９
図はそれぞれ第７図の回路における入出力特性、順方向
伝達アドミッタンス特性を示す特性図、第１０図は第７
図の回路の変形例を示す回路図、第１１図および第１２
図はそれぞれ第５図（ｂ）の回路を集積回路化した場合
の半導体装置を示す断面図、第１３図は従来の利得制御
増幅回路を示す回路図、第１４図および第１５図はそれ
ぞれ第１１図の回路における入出力特性、順方向伝達ア
ドミッタンス特性を示す特性図、第１６図は従来の別の
利得制御増幅回路を示す回路図である。 ｌ・・・信号入力端子、２・・・所定電位端子、３・・
・利得制御端子、４・・・信号出力端子、１１，２１゜
３３・・・ＭＯＳＦＥＴ、１２ 、３１ 、３２ 、５
１ 。 ５２ 、６１ 、６２−ＮＰＮ ）ランジスタ、１０−
・・ｐ形基板、１０′・・・エピタキシャル層、１３・
・・ｎ＋埋込層、１４・・・ｎ形つェル領域、１５・・
・ｎ十形領域、１６，１７，５６．５７．６５・・・ｐ
形領域、１Ｂ、１９，２５，２６．２７，６６．６１・
・・ｎ形領域、２０ 、２０’ 、 ２０”・・・酸化
膜、２１〜２４．３２〜３６．３１・・・電極配線、２
８゜２９．３０．５Ｂ、５９．６０・・・ｐ十形領域、
３１・・・ゲート電極、５０・・・ｎ形基板。 出願人代理人 弁理士 鈴 江 武 彦第１図 入力室ＪＥＶＩ２ 第２図 ４− 第３図 第４図 第５図（ａ） 第５図（ｂ） 第６図 第７図
す回路図、第２図および第３図はそれぞれ第１図の回路
における入力電圧対出力電流特性、入力電圧対頭方向伝
達アドミッタンス特性を示す特性図、第４図乃至第６図
はそれぞれ第１図の回路の変形例を示す回路図、第７図
は本発明の他の実施例を示す回路図、第８図および第９
図はそれぞれ第７図の回路における入出力特性、順方向
伝達アドミッタンス特性を示す特性図、第１０図は第７
図の回路の変形例を示す回路図、第１１図および第１２
図はそれぞれ第５図（ｂ）の回路を集積回路化した場合
の半導体装置を示す断面図、第１３図は従来の利得制御
増幅回路を示す回路図、第１４図および第１５図はそれ
ぞれ第１１図の回路における入出力特性、順方向伝達ア
ドミッタンス特性を示す特性図、第１６図は従来の別の
利得制御増幅回路を示す回路図である。 ｌ・・・信号入力端子、２・・・所定電位端子、３・・
・利得制御端子、４・・・信号出力端子、１１，２１゜
３３・・・ＭＯＳＦＥＴ、１２ 、３１ 、３２ 、５
１ 。 ５２ 、６１ 、６２−ＮＰＮ ）ランジスタ、１０−
・・ｐ形基板、１０′・・・エピタキシャル層、１３・
・・ｎ＋埋込層、１４・・・ｎ形つェル領域、１５・・
・ｎ十形領域、１６，１７，５６．５７．６５・・・ｐ
形領域、１Ｂ、１９，２５，２６．２７，６６．６１・
・・ｎ形領域、２０ 、２０’ 、 ２０”・・・酸化
膜、２１〜２４．３２〜３６．３１・・・電極配線、２
８゜２９．３０．５Ｂ、５９．６０・・・ｐ十形領域、
３１・・・ゲート電極、５０・・・ｎ形基板。 出願人代理人 弁理士 鈴 江 武 彦第１図 入力室ＪＥＶＩ２ 第２図 ４− 第３図 第４図 第５図（ａ） 第５図（ｂ） 第６図 第７図
Claims (6)
- （１）信号入力端子にゲートが接続され、ソースが所定
電位端子に接続されたＮチャネルのエンハンスメント型
あるいはディプレーション・エンハンスメント型の絶縁
ゲート型電界効果トランジスタ（ＭＯＳ ＦＥＴ）と、
このＭＯＳ ＦＥＴのドレインと信号出力端子との間に
エミッタ・コレクタ間が接続され、利得制御端子の制御
入力によりベース電流が制御されるＮＰＮ形トランジス
タとを具備することを特徴とする利得制御増幅回路。 - （２）前記ＮＰＮ形トランジスタは、２個のＮＰＮ形ト
ランジスタがダーリントン接続されてなることを特徴と
する前記特許請求の範囲第１項記載の利得制御増幅回路
。 - （３）前記ＮＰＮ形トランジスタのコレクタ・ベース間
にベース電流制御用のＮチャネルＭＯＳ ＦＥＴのドレ
イン・ソース間が接続され、このＭＯＳ ＦＥＴのゲー
トが利得制御端子に接続されてなることを特徴とする前
記特許請求の範囲第１項記載の利得制御増幅回路。 - （４）前記ＮＰＮ形トランジスタ１２は、２個のＮＰＮ
形トランジスタ３１、３２がダーリントン接続されてな
り、上記２個のＮＰＮ形トランジスタ３１、３２のコレ
クタ共通接続点と一方のトランジスタ３２のベースとの
間にベース電流制御用のＮチャネルＭＯＳ ＦＥＴ３３
のドレイン・ソース間が接続され、このＭＯＳ ＦＥＴ
３３のゲートが利得制御端子に接続されてなることを特
徴とする前記特許請求の範囲第１項記載の利得制御増幅
回路。 - （５）前記ダーリントン接続された２個のＮＰＮ形トラ
ンジスタおよび前記ＭＯＳ ＦＥＴは同一の半導体ペレ
ットに形成されており、上記２個のＮＰＮ形トランジス
タはＰ形シリコン基板の表面の一部に形成されたｎ形領
域が共通のコレクタとなり、このｎ形領域の表面の一部
に形成された２つのｐ形領域がそれぞれのベースとなり
、この２つのｐ形領域の各表面の一部にそれぞれ形成さ
れたｎ形領域がそれぞれのエミッタ領域となっており、
上記２個のＮＰＮ形トランジスタのうちの一方のＮＰＮ
形トランジスタのベースと他方のＮＰＮ形トランジスタ
のエミッタとが配線により接続されており、前記ＭＯＳ
ＦＥＴは前記ｐ形シリコン基板の表面の一部に形成さ
れており、このＭＯＳ ＦＥＴのドレインと前記一方の
ＮＰＮ形トランジスタのエミッタとが配線により接続さ
れていることを特徴とする前記特許請求の範囲第２項記
載の利得制御増幅回路。 - （６）前記ダーリントン接続された２個のＮＰＮ形トラ
ンジスタおよび前記ＭＯＳ ＦＥＴは同一の半導体ペレ
ットに形成されており、上記２個のＮＰＮ形トランジス
タはｎ形シリコン基板が共通のコレクタとなり、このｎ
形領域の表面の一部に形成された２つのｐ形領域がそれ
ぞれのベースとなり、この２つのｐ形領域の各表面の一
部にそれぞれ形成されたｎ形領域がそれぞれのエミッタ
領域となっており、上記２個のＮＰＮ形トランジスタの
うち一方のＮＰＮ形トランジスタのベースと他方のＮＰ
Ｎ形トランジスタのエミッタとが配線により接続されて
おり、前記ＭＯＳ ＦＥＴは前記ｎ形シリコン基板の表
面の一部に形成されており、このＭＯＳ ＦＥＴのドレ
インと前記一方のＮＰＮ形トランジスタのエミッタとが
配線により接続されていることを特徴とする前記特許請
求の範囲第２項記載の利得制御増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3687494T DE3687494T3 (de) | 1985-08-28 | 1986-08-21 | Signalverarbeitungsanordnung mit einem Feldeffekttransistor und bipolaren Transistoren. |
| EP86111595A EP0213562B2 (en) | 1985-08-28 | 1986-08-21 | Signal-processing circuit having a field-effect MOSFET and bipolar transistors |
| US06/899,592 US4757276A (en) | 1985-08-28 | 1986-08-25 | Signal-processing circuit having a field-effect MOSFET and bipolar transistors |
| KR1019860007228A KR900004764B1 (ko) | 1985-08-28 | 1986-08-28 | 신호처리회로 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-189232 | 1985-08-28 | ||
| JP18923285 | 1985-08-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122307A true JPS62122307A (ja) | 1987-06-03 |
Family
ID=16237807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072950A Pending JPS62122307A (ja) | 1985-08-28 | 1986-03-31 | 利得制御増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS62122307A (ja) |
| KR (1) | KR900004764B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021859A (en) * | 1988-11-10 | 1991-06-04 | Kabushiki Kaisha Toshiba | High-frequency amplifying semiconductor device |
| JPH06177681A (ja) * | 1992-12-01 | 1994-06-24 | Nippon Telegr & Teleph Corp <Ntt> | 高周波増幅装置 |
| WO2004030207A3 (ja) * | 2002-09-27 | 2004-05-13 | Sony Corp | 可変利得増幅器 |
| JP2006066961A (ja) * | 2004-08-24 | 2006-03-09 | General Res Of Electronics Inc | 可変減衰回路 |
| JP2010016708A (ja) * | 2008-07-04 | 2010-01-21 | New Japan Radio Co Ltd | 演算増幅器 |
-
1986
- 1986-03-31 JP JP61072950A patent/JPS62122307A/ja active Pending
- 1986-08-28 KR KR1019860007228A patent/KR900004764B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR870002539A (ko) | 1987-03-31 |
| KR900004764B1 (ko) | 1990-07-05 |
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