KR870002539A - 신호처리회로 - Google Patents

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KR870002539A
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데츠오 이시이
다카시 기무라
다이라 마츠나가
미에 노무라
쇼이치 다니마타
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와타리 스기이찌로
가부시끼가이샤 도오시바
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    • H—ELECTRICITY
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    • H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
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Abstract

내용 없음

Description

신호처리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 제1 실시예에 고나한 이득제어증폭회로의 구조를 나타내는 회로도.
제6도 및 제7도는 각각 제5도에 도시된 이득제어증폭회로의 특서을 타나내는 특성도.
1:입력단자, 2:단자, 3:이득제어단자, 4:출력단자, 11,12,21,61,73:MOSFET(절연게이트형 전계효과 트랜지스터), 13,14,22,41,42,51,52,71,72:바이폴라트랜지스터, 23:입력측동조회로, 24:이득제어회로, 25:출력층동조회로, 31,53:저항, 32,43,62,74:콘덴서, 44,45:다이오드.

Claims (10)

  1. 제1신호를 공급받는 수단(1)과, 상기 제1신호를 공급받는 수단(1)에 접속되는 제1트랜지스터, 제2신호를 공급받는 수단(3), 출력신호를 출력하는 수단(4) 및, 상기 제1트랜지스터에 직렬접속됨과 더불어 제2신호를 공급받는 수단(3)과 상기 출력수단(4)에 접속된 제2트랜지스터를 구비하여서 상기 제2신호를 기초로 하여 제1신호를 처리하고 있는 신호처리회로에 있어서,
    상기 제1트랜지스터는 상기 제1신호를 공급받는 수단91)에 게이트가 접속되면서 전류통로의 일단에 소정전위가 인가되는 MOSFET(절연게이트형 전계효과 트랜지스터:21)로 되고,
    상기 제2트랜지스터는 상기 제1트랜지스터(21)의 다른 전류통로 일단에 콜렉터에미터버스의 일단이 연결되면서 상기 출력수단(4)에 상기 콜렉터-에미터통로의 다른 일단이 접속되고, 베이스가 상기 제2신호입력수단(3)에 접속되어 상기 제2신호에 의해 베이스전류가 제어되는 NPN형 바이폴라트랜지스터(22)로 된 것을 특징으로 하는 신호처리회로.
  2. 제1항에 있어서, 상기 신호처리회로가 상기 NPN형 트랜지스터(22)의 베이스에 인가되는 제2신호에 대응하는 이득으로 상기 MOSFET(21)의 게이트에 인가되는 상기 제1신호를 증폭하는 이득제어증폭회로에 적용시킬 수 있도록 된 것을 특징으로 하는 신호처리회로.
  3. 제1항에 있어서, 상기 신호처리회로가 상기 MOSFET(21)의 게이트에 인가되는 제1신호와 상기 NPN형 트랜지스터(22)의 베이스에 인가되는 제2신호를 혼합하는 혼합회로에 적용시킬 수 있도록 된 것을 특징으로 하는 신호처리회로.
  4. 제1항에 있어서, 상기 MOSFET(21)는 N챈널성장형 MOSFET인 것을 특징으로 하는 신호처리회로.
  5. 제1항에 있어서, 상기 MOSFET(21)는 공핍/성장형 MOSFET인 것을 특징으로 하는 신호처리회로.
  6. 제1항에 있어서, 상기 NPN형 트랜지스터(22)는 적어도 2개의 트랜지스터(41)(42)가 다링톤 접속되어 구성되는 다링톤 트랜지스터인 것을 특징으로 하는 신호처리회로.
  7. 제6항에 있어서, 상기 NPN형 트랜지스터(41)(42)와 상기 MOSFET(21)가 동일한 반도체펠렛에 바이폴라/MOS 공통처리를 사용하여 형성된 것을 특징으로 하는 신호처리회로.
  8. 제6항에 있어서, 상기 다링톤 접속된 2개의 NPN형 트랜지스터(41)(42)와 상기 MOSFET(21)가 동일한 반도체펠렛에 형성되어 있고,
    상기 2개의 NPN형 트랜지스터(41)(42)는 P형 실리콘기판(110A)(110B)에 형성된 1제 n형영역(114)(115)이 공통콜렉터로 되고 상기 제1n형 영역(114)(115)에 형성된 2개의 P형영역(116)(117)이 각각 베이스로 되며 이 2개의 P형영역(116)(117)에 형성된 제2n형영역(118)(119)이 각각 에미터영역으로 되고, 상기 2개의 NPN형 트랜지스터(41)(42) 중 한 NPN형 트랜지스터(41)의 베이스와 다른 NPN형 트랜지스터(42)의 에미터가 배선(123)에 의해 접속되어 있으며,
    상기 MOSFET(21)도 상기 P형 기판(110A)(110B)에 형성되어 있고, 상기 MOSFET(21)의 드레인과 상기 NPN형 트랜지스터(41)의 에미터가 배선(124)에 의해 접속되어 있는 것을 특징으로 하는 신호처리회로.
  9. 제1항에 있어서, 상기 NPN형 트랜지스터(22)의 콜렉터 전류통로의 인단이 접속되고, 상기 NPN형 트랜지스터(22)의 베이스에 전류 통로의 다른 일단이 접속되며, 게이트가 상기 제2 신호를 공급받는 수단(3)에 접속되어 상기 제2 신호를 기초로 하여 상기 NPN형 트랜지스터(22)의 베이스전류를 제어하는 MOSFET(61)를 추가로 구비한 것을 특징으로 하는 신호처리회로.
  10. 제1항에 있어서, 상기 NPN형 트랜지스터(22)는 2개의 NPN형 트랜지스터(71)(72)가 접속되어 있고, 상기 2개의 NPN형 트랜지스터(71)(72)의 콜렉터접속점에 전류통로의 일단이 접속되어 NPN형 트랜지스터(72)의 베이스에 전류통료의 다른 일단이 접속되며 게이트가 상기 제2 신호를 공급받는 수단(3)에 접속되어 게이트에 인가되는 상기 제2신호를 기초로 하여 상기 NPN형 트랜지스터(72)의 베이스전류를 제어하는 MOSFET(73)를 추가로 구비한 것을 특징으로 하는 신호처리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860007228A 1985-08-28 1986-08-28 신호처리회로 KR900004764B1 (ko)

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JP189232 1985-08-28
JP18923285 1985-08-28
JP61072950A JPS62122307A (ja) 1985-08-28 1986-03-31 利得制御増幅回路
JP72950 1986-03-31
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