JP2004120634A - 可変利得増幅器 - Google Patents
可変利得増幅器 Download PDFInfo
- Publication number
- JP2004120634A JP2004120634A JP2002284176A JP2002284176A JP2004120634A JP 2004120634 A JP2004120634 A JP 2004120634A JP 2002284176 A JP2002284176 A JP 2002284176A JP 2002284176 A JP2002284176 A JP 2002284176A JP 2004120634 A JP2004120634 A JP 2004120634A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- fet
- bipolar transistor
- information signal
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/0082—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using bipolar transistor-type devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45188—Non-folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
【課題】十分な歪み特性を有する信号を出力する。
【解決手段】第１の電界効果トランジスタ（以下、第１のＦＥＴという。）２２のドレイン端子Ｄ３と、第１のバイポーラ型トランジスタ２３のエミッタ端子Ｅ３とをカスケードに接続し、ゲート端子Ｇ３から情報信号を入力し、ベース端子Ｇ３から制御信号を入力し、上記制御信号により制御された情報信号をコレクタ端子Ｃ３から出力することで実現する。
【選択図】 図３
【解決手段】第１の電界効果トランジスタ（以下、第１のＦＥＴという。）２２のドレイン端子Ｄ３と、第１のバイポーラ型トランジスタ２３のエミッタ端子Ｅ３とをカスケードに接続し、ゲート端子Ｇ３から情報信号を入力し、ベース端子Ｇ３から制御信号を入力し、上記制御信号により制御された情報信号をコレクタ端子Ｃ３から出力することで実現する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、ＴＶチューナ用の可変利得増幅器に関する。
【０００２】
【従来の技術】
近年ブロードバンドでインターネットに接続する要求が高まり、ＣＡＴＶ経由でインターネットに接続するケーブル用モデムも増えてきた。それに伴いケーブル用モデムの小型化が望まれ、それに使用されるチューナも小型化が求められている。従来のチューナは、ディスクリート部品で構成されているため、小型化には限界があった。そこで、チューナの小型化を目指し、現在、大幅に集積されたＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の開発が進んでいる。このようなＩＣでは、ダブルスーパー方式を採用している。以下に、ダブルスーパー方式のＩＣを採用したチューナについて説明をする。
【０００３】
チューナは、アンテナと、可変利得増幅器と、第１の周波数混合器と、第１の電圧制御発振器と、第１中間周波数帯域通過フィルタ（以下、第１中間周波数ＢＰＦ）と、第２の周波数混合器と、第２の電圧制御発振器と、第２中間周波数増幅器とを備えている。可変利得増幅器は、アンテナと第１の周波数混合器が接続されており、アンテナから供給された情報信号を増幅し、増幅後の情報信号（以下、増幅後情報信号という。）を第１の周波数混合器に出力する。第１の周波数混合器は、可変利得増幅器と、第１の電圧制御発振器と、第１中間周波数ＢＰＦとが接続されており、第１の電圧制御発振器から入力された信号（以下、第１の制御信号という。）と可変利得増幅器から入力された増幅後情報信号を混合する。第１の周波数混合器は、混合した信号を第１中間周波数ＢＰＦに出力する。
【０００４】
第１中間周波数ＢＰＦは、第１の周波数混合器と、第２の周波数混合器とを備えており、第１の周波数混合器から入力された混合信号から第１中間周波数を抽出し、抽出した第１中間周波数を第２の周波数混合器に出力する。第２の周波数混合器は、第１中間周波数ＢＰＦと第２の電圧制御発振器が接続されており、第１中間周波数ＢＰＦから入力された第１中間周波数と第２の電圧制御発振器から入力された信号（以下、第２の制御信号という。）を混合する。第２の周波数混合器は、混合した信号を第２中間周波数増幅器に出力する。第２中間周波数増幅器は、入力された混合信号から第２中間周波数信号を抽出し、増幅する。なお、この増幅された第２中間周波数信号がチューナの出力信号となる。
【０００５】
例えば、チューナは、アンテナから可変利得増幅器に入力される情報信号を１００ＭＨｚとし、第１中間周波数信号を１２００ＭＨｚとし、第２中間周波数信号を４４ＭＨｚとすると、第１の電圧制御発振器は、１３００ＭＨｚで発振し、第２の電圧制御発振器は、１１５６ＭＨｚで発振することになる。
【０００６】
したがって、入力信号レベルが−７０〜−３０ｄＢｍの情報信号が、最大１３０チャンネル入力してきた場合、可変利得増幅器は、利得で１５ｄＢ、雑音指数で５ｄＢ、最大減衰量で４０ｄＢ、３次Ｉｎｐｕｔ Ｉｎｔｅｒｃｅｐｔ Ｐｏｉｎｔで＋１０ｄＢｍ程度の特性が必要となる。
【０００７】
このような特性を有する可変利得増幅器としては、バイポーラ型トランジスタやデュアルゲート形ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等がある。以下に、デュアルゲート形ＭＯＳＦＥＴを用いた増幅器の回路の動作を説明する。
【０００８】
デュアルゲート形ＭＯＳＦＥＴは、第１のＦＥＴのドレイン端子と第２のＦＥＴのソース端子をカスケードに接続したものであり、第１のＦＥＴのゲート端子に情報信号を入力し、第２のＦＥＴのドレイン端子から情報信号を出力する。デュアルゲート形ＭＯＳＦＥＴは、第２のＦＥＴのゲート端子の電圧を変化させることにより利得の制御を行なう。なお、第２のＦＥＴのゲート端子の電圧を下げると、第２のＦＥＴのソース端子の電圧が下がり、その結果、第１のＦＥＴのドレイン−ソース間電圧Ｖｄｓが小さくなる。また、第１のＦＥＴのドレイン−ソース間電圧Ｖｄｓが小さくなるほど、第１のＦＥＴの相互コンダクタンス（ｇｍ）は小さくなり、利得が低下することになる。
【０００９】
しかし、第２のＦＥＴのソースインピーダンスは、約５０Ω程度あるため、第１のＦＥＴのドレイン電圧は、交流信号により変動してしまう。このため、第１のＦＥＴのドレイン−ソース間電圧Ｖｄｓが変動してしまい、歪み特性の劣化が生じていた。
【００１０】
また、第２のＦＥＴのソースインピーダンスは、第２のＦＥＴのゲート端子の幅を大きくすれば下げることが可能であるが、ゲート端子の幅の大きさに比例して第２のＦＥＴの面積が増大し、ドレイン−グランド間の寄生容量が大きくなり、高周波数での特性が劣化してしまう。このため、第２のＦＥＴのゲート幅を大きくすることには限界があり、十分な歪み特性を得ることが困難となっている。
【００１１】
【発明が解決しようとする課題】
そこで、本発明は、上述したような実情に鑑みて提案されたものであり、ＦＥＴのゲート幅を大きくすることなく十分な歪み特性を得ることが可能な可変利得増幅器を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る可変利得増幅器は、上述の課題を解決するために、電界効果トランジスタ（以下、ＦＥＴという。）のドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力する。
【００１３】
また、本発明に係る可変利得増幅器は、上述の課題を解決するために、電界効果トランジスタ（以下、ＦＥＴという。）のドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力し、上記バイポーラ型トランジスタのコレクタ端子と上記ＦＥＴのゲート端子とを第１の抵抗で接続し、上記ＦＥＴのゲート端子と接地点とを第２の抵抗で接続する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１５】
本発明は、図１に示すようなダブルスーパー方式のＩＣを採用したチューナの可変利得増幅器に適用される。チューナ１は、アンテナ１０と、可変利得増幅器１１と、第１の周波数混合器１２と、第１の電圧制御発振器１３と、第１中間周波数帯域通過フィルタ（以下、第１中間周波数ＢＰＦ）１４と、第２の周波数混合器１５と、第２の電圧制御発振器１６と、第２中間周波数増幅器１７とを備えている。
【００１６】
可変利得増幅器１１は、アンテナ１０と第１の周波数混合器１２が接続されており、アンテナ１０から供給された情報信号を増幅し、増幅後の情報信号（以下、増幅後情報信号という。）を第１の周波数混合器１２に出力する。第１の周波数混合器１２は、可変利得増幅器１１と、第１の電圧制御発振器１３と、第１中間周波数ＢＰＦ１４とが接続されており、第１の電圧制御発振器１３から入力された信号から増幅後情報信号を混合する。第１の周波数混合器１２は、混合した信号を第１中間周波数ＢＰＦ１４に出力する。
【００１７】
第１中間周波数ＢＰＦ１４は、第１の周波数混合器１２と、第２の周波数混合器１５とを備えており、第１中間周波数ＢＰＦ１４から入力された混合信号から第１中間周波数信号を抽出し、抽出した第１中間周波数信号を第２の周波数混合器１５に出力する。第２の周波数混合器１５は、第１中間周波数ＢＰＦ１４と第２の電圧制御発振器１６が接続されており、第１の中間周波数ＢＰＦ１４から入力された第１中間周波数信号と第２の電圧制御発振器１６から入力された信号を混合し、第２中間周波数信号を生成する。第２の周波数混合器１５は、生成した第２中間周波数信号を第２中間周波数増幅器１７に出力する。第２中間周波数増幅器１７は、入力された第２中間周波数信号を増幅する。なお、この増幅された第２の中間周波数信号がチューナ１の出力信号となる。
【００１８】
このようなチューナ１は、例えば、アンテナ１０から可変利得増幅器１１に入力される情報信号を１００ＭＨｚとし、第１中間周波数信号を１２００ＭＨｚとし、第２中間周波数信号を４４ＭＨｚとすると、第１の電圧制御発振器１３は、１３００ＭＨｚで発振し、第２の電圧制御発振器１６は、１１５６ＭＨｚで発振することになる。
【００１９】
したがって、入力信号レベルが−７０〜−３０ｄＢｍの情報信号が、最大１３０チャンネル入力してきた場合、可変利得増幅器１１は、利得で１５ｄＢ、雑音指数で５ｄＢ、最大減衰量で４０ｄＢ、３次Ｉｎｐｕｔ Ｉｎｔｅｒｃｅｐｔ Ｐｏｉｎｔで＋１０ｄＢｍ程度の特性が必要となる。
【００２０】
このような特性を有する可変利得増幅器１１としては、バイポーラ型トランジスタやデュアルゲート形ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等がある。以下に、図２を用いて、デュアルゲート形ＭＯＳＦＥＴを用いた増幅器の動作を説明する。
【００２１】
図２に示すように、デュアルゲート形ＭＯＳＦＥＴ２は、ＦＥＴ２０のドレイン端子Ｄ１とＦＥＴ２１のソース端子Ｓ２をカスケードに接続したものであり、ＦＥＴ２０のゲート端子Ｇ１に情報信号を入力し、ＦＥＴ２１のドレイン端子Ｄ２から情報信号を出力する。デュアルゲート形ＭＯＳＦＥＴ２は、ＦＥＴ２１のゲート端子Ｇ２の電圧を変化させることにより利得の制御を行なう。なお、ＦＥＴ２１のゲート端子Ｇ２の電圧を下げると、ＦＥＴ２１のソース端子Ｓ２の電圧が下がり、その結果、ＦＥＴ２０のドレイン−ソース間電圧Ｖｄｓが小さくなる。また、ＦＥＴ２０のドレイン−ソース間電圧Ｖｄｓが小さくなるほど、ＦＥＴ２０の相互コンダクタンス（ｇｍ）は小さくなり、利得が低下することになる。
【００２２】
しかし、ＦＥＴ２１のソースインピーダンスは、約５０Ω程度あるため、ＦＥＴ２０のドレイン電圧は、交流信号により変動してしまう。このため、ＦＥＴ２０のドレイン−ソース間電圧Ｖｄｓが変動してしまい、歪み特性の劣化が生じていた。
【００２３】
また、ＦＥＴ２１のソースインピーダンスは、ＦＥＴ２１のゲート端子Ｇ２の幅を大きくすれば下げることが可能であるが、ゲート端子Ｇ２の幅の大きさに比例してＦＥＴ２１の面積が増大し、ドレイン−グランド間の寄生容量が大きくなり、高周波数での特性が劣化してしまう。このため、ＦＥＴ２１のゲート幅を大きくすることには限界があり、十分な歪み特性を得ることが困難となっている。
【００２４】
そこで、本発明では、上記課題を解決するために、可変利得増幅器１１を以下に示すような構成にすることを提案する。
【００２５】
本発明は、例えば、図３に示すカスケード接続型増幅器３に適用される。カスケード接続型増幅器３は、ゲート端子Ｇ３、ドレイン端子Ｄ３及びソース端子Ｓ３を有するｎチャネルＭＯＳ形ＦＥＴ（以下、ＦＥＴという。）２２と、ベース端子Ｂ３、コレクタ端子Ｃ３及びエミッタ端子Ｅ３とを有するｎｐｎのバイポーラ型トランジスタ２３とを有し、ＦＥＴ２２のドレイン端子Ｄ３と、バイポーラ型トランジスタ２３のエミッタ端子Ｅ３とをカスケード（直列）に接続し、ゲート端子Ｇ３から情報信号を入力し、ベース端子Ｂ３から制御信号を入力し、コレクタ端子Ｃ３から上記制御信号に制御された情報信号を出力する。ＦＥＴ２２とバイポーラ型トランジスタ２３がカスケードに接続されているのは、ベース端子Ｂ３の電圧を制御することにより、ＦＥＴ２２のドレイン−ソース間電圧Ｖｄｓを変化させて相互コンダクタンスを変化させ、利得を可変にするためである。また、コレクタ端子Ｃ３には、出力信号を取り出すために所定の負荷抵抗（ＲＬ）が接続されている。負荷抵抗の一端は、電源（ＶＣＣ）に接続されている。ゲート端子Ｇ３、すなわち情報信号の入力端子には、ＦＥＴ２２がＯＮ状態になるドレイン−ソース間電圧Ｖｄｓを得るための所定のバイアス回路が接続されており、エミッタ端子Ｅ３は、接地されている。
【００２６】
また、カスケード接続型増幅器３は、デュアルゲート形ＭＯＳＦＥＴ２のＦＥＴ２１をバイポーラ型トランジスタ２３に置換した構成となっている。カスケード接続型増幅器３は、ベース端子Ｂ３の電圧を下げるとエミッタ端子Ｅ３の電圧が下がり、これに伴い、ドレイン−ソース間電圧Ｖｄｓが小さくなり、利得が小さくなる。さらに、エミッタ端子Ｅ３のインピーダンスは、ソース端子Ｓ３のインピーダンスに比べて小さいため、歪みの原因となるＦＥＴ２２のドレイン端子Ｄ３の交流振幅電圧も小さくすることができる。
【００２７】
したがって、このように構成されたカスケード接続型増幅器３は、ＦＥＴ２２と、バイポーラ型トランジスタ２３とを備え、ＦＥＴ２２のドレイン端子Ｄ３と、バイポーラ型トランジスタ２３のエミッタ端子Ｅ３とをカスケードに接続し、ゲート端子Ｇ３から情報信号を入力し、ベース端子Ｂ３から制御信号を入力し、上記制御信号に応じて変化したＦＥＴ２２のドレイン−ソース間電圧により利得が制御された情報信号をコレクタ端子Ｃ３から出力するので、最大利得時及び利得減衰時の歪み特性を改善することができる。
【００２８】
つぎに、第２の実施の形態について説明する。本発明は、例えば、図４に示す差動式カスケード接続型増幅器４に適用される。差動式カスケード接続型増幅器４は、上述した２つのカスケード接続型増幅器３を差動対にして構成したものであり、ＦＥＴ２４＋と、バイポーラ型トランジスタ２５＋と、ＦＥＴ２４−と、バイポーラ型トランジスタ２５−とを備え、ＦＥＴ２４＋のドレイン端子Ｄ４＋と、バイポーラ型トランジスタ２５＋のエミッタ端子Ｅ４＋とをカスケードに接続し、ゲート端子Ｇ４＋から情報信号を入力し、上記情報信号をコレクタ端子Ｃ４＋から出力するカスケード接続型増幅器４ａと、ＦＥＴ２４−のドレイン端子Ｄ４−と、バイポーラ型トランジスタ２５−のエミッタ端子Ｅ４−とをカスケードに接続し、ゲート端子Ｇ４−から情報信号を入力し、上記情報信号をコレクタ端子Ｃ４−から出力するカスケード接続型増幅器４ｂとを差動対で構成し、バイポーラ型トランジスタ２５＋のベース端子Ｂ４＋とバイポーラ型トランジスタ２５−のベース端子Ｂ４−とを接続し、接続した両ベース端子に共通の制御信号を入力し、上記制御信号に応じて変化空いたＦＥＴ２４＋のドレイン−ソース間電圧により利得が制御された情報信号をバイポーラ型トランジスタ２５＋のコレクタ端子Ｃ４＋から出力し、上記制御信号に応じて変化空いたＦＥＴ２４−のドレイン−ソース間電圧により利得が制御された情報信号をバイポーラ型トランジスタ２５−のコレクタ端子Ｃ４−から出力する。
【００２９】
したがって、このように構成された差動式カスケード接続型増幅器４は、情報信号の出力時に正負の各相を合成することで、集積回路の高い平衡性を利用した同相雑音や偶数次歪みの低減を図ることができる。
【００３０】
つぎに、第３の実施の形態について説明する。本発明は、例えば、図５に示すように負帰還形増幅器５に適用される。負帰還形増幅器５は、ゲート端子Ｇ５、ドレイン端子Ｄ５及びソース端子Ｓ５を有するｎチャネルＭＯＳ形ＦＥＴ（以下、ＦＥＴという。）２６と、ベース端子Ｂ５、コレクタ端子Ｃ５及びエミッタ端子Ｅ５を有するバイポーラ型トランジスタ２７とを備え、ＦＥＴ２６のドレイン端子Ｄ５と、バイポーラ型トランジスタ２７のエミッタ端子Ｅ５とをカスケード（直列）に接続し、ゲート端子Ｇ５から情報信号を入力し、ベース端子Ｂ５から制御信号を入力し、上記制御信号に応じて変化したＦＥＴ２６のドレイン−ソース間電圧により利得が制御された情報信号をバイポーラ型トランジスタ２７のコレクタ端子Ｃ５から出力し、コレクタ端子Ｃ５とゲート端子Ｇ５とを抵抗Ｒ１で接続し、さらにゲート端子Ｇ５と接地点とを抵抗Ｒ２で接続する。
【００３１】
負帰還形増幅器５は、制御端子であるベース端子Ｂ５に印加する電圧を下げていくと、負荷抵抗（ＲＬ）に流れる電流が減少し、負荷抵抗での電圧降下が小さくなり、結果的にコレクタ端子Ｃ５の電位が上昇し、ゲート端子Ｇ５の電位も上昇する。ゲート端子Ｇ５の電位は、コレクタ端子Ｃ５にかかる電位と抵抗Ｒ１と抵抗Ｒ２の分圧比により決定される。例えば、抵抗Ｒ１の値は、２ｋΩ以上とする。
【００３２】
ここで、負帰還形増幅器５の利得を１５ｄＢに絞った状態（減衰時）におけるゲート−ソース間電圧Ｖｇｓと歪みの関係を図６に示す。図６に示すように、ゲート−ソース間電圧Ｖｇｓを上昇させると歪み特性が改善されることが分かる。したがって、ゲート−ソース間電圧Ｖｇｓが２．６７（Ｖ）のときが最も歪み特性が良いので、この特性となるように抵抗Ｒ１と抵抗Ｒ２の値を選べば良い。なお、図６に示す歪み成分は、チューナ１に入力された所定の情報信号に対する三次の高調波成分であり、三次の歪みとして取り扱われるものである。また、縦軸（Ｄｅｓｉｒｅ Ｕｎｄｅｓｉｒｅ Ｒａｔｉｏ）は、基本波に対する三次の高調波の比を示しており、数字が小さいほど特性が良いことを示している。
【００３３】
このように構成された負帰還形増幅器５は、ＦＥＴ２６と、バイポーラ型トランジスタ２７とを備え、ＦＥＴ２６のドレイン端子Ｄ５と、バイポーラ型トランジスタ２７のエミッタ端子Ｅ５とをカスケードに接続し、ゲート端子Ｇ５から情報信号を入力し、ベース端子Ｂ５から制御信号を入力し、上記制御信号に応じて変化したＦＥＴ２６のドレイン−ソース間電圧により利得が制御された情報信号をコレクタ端子Ｃ５から出力し、コレクタ端子Ｃ５とゲート端子Ｇ５とを抵抗Ｒ１で接続し、さらにゲート端子Ｇ５と接地点とを抵抗Ｒ２で接続するので、抵抗Ｒ１と抵抗Ｒ２の値をゲート−ソース間電圧Ｖｇｓが最も歪み特性が低くなるように選択することにより、利得減衰時の歪み特性の改善を図ることができる。
【００３４】
つぎに、第４の実施の形態について説明する。本発明は、例えば、図７に示す差動式負帰還形増幅器６に適用される。差動式負帰還形増幅器６は、上述した２つの負帰還形増幅器５を差動対にして構成したものであり、ＦＥＴ２８＋と、バイポーラ型トランジスタ２９＋と、ＦＥＴ２８−と、バイポーラ型トランジスタ２９−とを備え、ＦＥＴ２８＋のドレイン端子Ｄ６と、バイポーラ型トランジスタ２９＋のエミッタ端子Ｅ６＋とをカスケードに接続し、ゲート端子Ｇ６＋から情報信号を入力し、上記情報信号をコレクタ端子Ｃ６＋から出力し、コレクタ端子Ｃ６＋とゲート端子Ｇ６＋とを抵抗Ｒ３＋で接続し、ゲート端子Ｇ６＋と接地点とを抵抗Ｒ４＋で接続する負帰還形増幅器６ａと、ＦＥＴ２８−のドレイン端子Ｄ６−と、バイポーラ型トランジスタ２９−のエミッタ端子Ｅ６−とをカスケードに接続し、ゲート端子Ｇ６−から情報信号を入力し、上記情報信号をコレクタ端子Ｃ６−から出力し、コレクタ端子Ｃ６−とゲート端子Ｇ６−とを抵抗３−で接続し、ゲート端子Ｇ６−と接地点とを抵抗Ｒ４−で接続する負帰還形増幅器６ｂとを差動対で構成し、バイポーラ型トランジスタ２９＋のベース端子Ｂ６＋とバイポーラ型トランジスタ２９−のベース端子Ｂ６−とを接続し、接続した両ベース端子に共通の制御信号を入力し、上記制御信号に応じて変化したＦＥＴ２８＋のドレイン−ソース間電圧により利得が制御された情報信号をコレクタ端子Ｃ６＋から出力し、上記制御信号に応じて変化したＦＥＴ２８−のドレイン−ソース間電圧により利得が制御された情報信号をコレクタ端子Ｃ６−から出力する。また、例えば、抵抗Ｒ３＋及び抵抗Ｒ３−の値は、２ｋΩ以上とする。
【００３５】
差動式負帰還形増幅器６は、情報信号の出力時に正負の各相を合成することで、集積回路の高い平衡性を利用した同相雑音や偶数次歪みの低減を図ることができる。
【００３６】
なお、上述した第１の実施の形態〜第４の実施の形態では、ｎチャネルＭＯＳ形ＦＥＴとｎｐｎのバイポーラ型トランジスタを用いる例を示したが、ＦＥＴについては、同様の増幅機能を有していれば良く、例えば、ＭＥＳ形等にも置き換えても良く、また、バイポーラ型トランジスタについても、寄生容量が小さく高周波特性に優れていて、入力インピーダンスの小さい素子であれば他のものでも良い。例えば、図８に示すように、ｐチャネルＭＯＳＦＥＴ３０とｐｎｐのバイポーラ型トランジスタ３１がカスケードに接続されているカスケード接続型増幅器７であっても良い。なお、カスケード接続型増幅器７は、ゲート端子Ｇ７から情報信号を入力し、ベース端子Ｂ７から制御信号を入力し、上記制御信号に制御された情報信号をコレクタ端子Ｃ７から出力する。
【００３７】
【発明の効果】
以上詳細に説明したように、本発明に係る可変利得増幅器は、電界効果トランジスタ（以下、ＦＥＴという。）のドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力するので、最大利得時及び利得の減衰時の歪み特性を改善することができるので、周波数特性を維持したまま交流電圧振幅による歪みを抑制することができる。
【００３８】
また、本発明に係る可変利得増幅器は、ＦＥＴのドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力し、上記バイポーラ型トランジスタのコレクタ端子と上記ＦＥＴのゲート端子とを第１の抵抗で接続し、上記ＦＥＴのゲート端子と接地点とを第２の抵抗で接続するので、第１の抵抗と第２の抵抗の値をゲート−ソース間電圧Ｖｇｓが最も歪み特性が低くなるように選択することにより、利得減衰時の歪み特性の改善を図ることができる。
【図面の簡単な説明】
【図１】ダブルスーパー方式を採用したチューナの構造を示すブロック図である。
【図２】本発明を適用したデュアルゲート形ＭＯＳＦＥＴの回路図である。
【図３】本発明を適用したカスケード接続型増幅器の回路図である。
【図４】本発明を適用した差動式カスケード接続型増幅器の回路図である。
【図５】本発明を適用した負帰還形増幅器の回路図である。
【図６】利得減衰時の三次高調波歪みとカスケード接続型増幅器のゲートバイアスの関係を示す図である。
【図７】本発明を適用した差動式負帰還形増幅器の回路図である。
【図８】本発明を適用したカスケード接続型増幅器の回路図である。
【符号の説明】
１ チューナ、２ デュアルゲート形ＭＯＳＦＥＴ、３，７ カスケード接続型増幅器、４ 差動式カスケード接続型増幅器、５ 負帰還形増幅器、６ 差動式負帰還形増幅器、１０ アンテナ、１１ 可変利得増幅器、１２ 第１の周波数混合器、１３ 第１の電圧制御発振器、１４ 第１中間周波数帯域通過フィルタ、１５ 第２の周波数混合器、１６ 第２の電圧制御発振器、１７ 第２中間周波数増幅器、２０，２１，２２，２４＋，２４−，２６，２８＋，２８− ＦＥＴ、２３，２５＋，２５−，２７，２９＋，２９− バイポーラ型トランジスタ
【発明の属する技術分野】
本発明は、ＴＶチューナ用の可変利得増幅器に関する。
【０００２】
【従来の技術】
近年ブロードバンドでインターネットに接続する要求が高まり、ＣＡＴＶ経由でインターネットに接続するケーブル用モデムも増えてきた。それに伴いケーブル用モデムの小型化が望まれ、それに使用されるチューナも小型化が求められている。従来のチューナは、ディスクリート部品で構成されているため、小型化には限界があった。そこで、チューナの小型化を目指し、現在、大幅に集積されたＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の開発が進んでいる。このようなＩＣでは、ダブルスーパー方式を採用している。以下に、ダブルスーパー方式のＩＣを採用したチューナについて説明をする。
【０００３】
チューナは、アンテナと、可変利得増幅器と、第１の周波数混合器と、第１の電圧制御発振器と、第１中間周波数帯域通過フィルタ（以下、第１中間周波数ＢＰＦ）と、第２の周波数混合器と、第２の電圧制御発振器と、第２中間周波数増幅器とを備えている。可変利得増幅器は、アンテナと第１の周波数混合器が接続されており、アンテナから供給された情報信号を増幅し、増幅後の情報信号（以下、増幅後情報信号という。）を第１の周波数混合器に出力する。第１の周波数混合器は、可変利得増幅器と、第１の電圧制御発振器と、第１中間周波数ＢＰＦとが接続されており、第１の電圧制御発振器から入力された信号（以下、第１の制御信号という。）と可変利得増幅器から入力された増幅後情報信号を混合する。第１の周波数混合器は、混合した信号を第１中間周波数ＢＰＦに出力する。
【０００４】
第１中間周波数ＢＰＦは、第１の周波数混合器と、第２の周波数混合器とを備えており、第１の周波数混合器から入力された混合信号から第１中間周波数を抽出し、抽出した第１中間周波数を第２の周波数混合器に出力する。第２の周波数混合器は、第１中間周波数ＢＰＦと第２の電圧制御発振器が接続されており、第１中間周波数ＢＰＦから入力された第１中間周波数と第２の電圧制御発振器から入力された信号（以下、第２の制御信号という。）を混合する。第２の周波数混合器は、混合した信号を第２中間周波数増幅器に出力する。第２中間周波数増幅器は、入力された混合信号から第２中間周波数信号を抽出し、増幅する。なお、この増幅された第２中間周波数信号がチューナの出力信号となる。
【０００５】
例えば、チューナは、アンテナから可変利得増幅器に入力される情報信号を１００ＭＨｚとし、第１中間周波数信号を１２００ＭＨｚとし、第２中間周波数信号を４４ＭＨｚとすると、第１の電圧制御発振器は、１３００ＭＨｚで発振し、第２の電圧制御発振器は、１１５６ＭＨｚで発振することになる。
【０００６】
したがって、入力信号レベルが−７０〜−３０ｄＢｍの情報信号が、最大１３０チャンネル入力してきた場合、可変利得増幅器は、利得で１５ｄＢ、雑音指数で５ｄＢ、最大減衰量で４０ｄＢ、３次Ｉｎｐｕｔ Ｉｎｔｅｒｃｅｐｔ Ｐｏｉｎｔで＋１０ｄＢｍ程度の特性が必要となる。
【０００７】
このような特性を有する可変利得増幅器としては、バイポーラ型トランジスタやデュアルゲート形ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等がある。以下に、デュアルゲート形ＭＯＳＦＥＴを用いた増幅器の回路の動作を説明する。
【０００８】
デュアルゲート形ＭＯＳＦＥＴは、第１のＦＥＴのドレイン端子と第２のＦＥＴのソース端子をカスケードに接続したものであり、第１のＦＥＴのゲート端子に情報信号を入力し、第２のＦＥＴのドレイン端子から情報信号を出力する。デュアルゲート形ＭＯＳＦＥＴは、第２のＦＥＴのゲート端子の電圧を変化させることにより利得の制御を行なう。なお、第２のＦＥＴのゲート端子の電圧を下げると、第２のＦＥＴのソース端子の電圧が下がり、その結果、第１のＦＥＴのドレイン−ソース間電圧Ｖｄｓが小さくなる。また、第１のＦＥＴのドレイン−ソース間電圧Ｖｄｓが小さくなるほど、第１のＦＥＴの相互コンダクタンス（ｇｍ）は小さくなり、利得が低下することになる。
【０００９】
しかし、第２のＦＥＴのソースインピーダンスは、約５０Ω程度あるため、第１のＦＥＴのドレイン電圧は、交流信号により変動してしまう。このため、第１のＦＥＴのドレイン−ソース間電圧Ｖｄｓが変動してしまい、歪み特性の劣化が生じていた。
【００１０】
また、第２のＦＥＴのソースインピーダンスは、第２のＦＥＴのゲート端子の幅を大きくすれば下げることが可能であるが、ゲート端子の幅の大きさに比例して第２のＦＥＴの面積が増大し、ドレイン−グランド間の寄生容量が大きくなり、高周波数での特性が劣化してしまう。このため、第２のＦＥＴのゲート幅を大きくすることには限界があり、十分な歪み特性を得ることが困難となっている。
【００１１】
【発明が解決しようとする課題】
そこで、本発明は、上述したような実情に鑑みて提案されたものであり、ＦＥＴのゲート幅を大きくすることなく十分な歪み特性を得ることが可能な可変利得増幅器を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る可変利得増幅器は、上述の課題を解決するために、電界効果トランジスタ（以下、ＦＥＴという。）のドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力する。
【００１３】
また、本発明に係る可変利得増幅器は、上述の課題を解決するために、電界効果トランジスタ（以下、ＦＥＴという。）のドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力し、上記バイポーラ型トランジスタのコレクタ端子と上記ＦＥＴのゲート端子とを第１の抵抗で接続し、上記ＦＥＴのゲート端子と接地点とを第２の抵抗で接続する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１５】
本発明は、図１に示すようなダブルスーパー方式のＩＣを採用したチューナの可変利得増幅器に適用される。チューナ１は、アンテナ１０と、可変利得増幅器１１と、第１の周波数混合器１２と、第１の電圧制御発振器１３と、第１中間周波数帯域通過フィルタ（以下、第１中間周波数ＢＰＦ）１４と、第２の周波数混合器１５と、第２の電圧制御発振器１６と、第２中間周波数増幅器１７とを備えている。
【００１６】
可変利得増幅器１１は、アンテナ１０と第１の周波数混合器１２が接続されており、アンテナ１０から供給された情報信号を増幅し、増幅後の情報信号（以下、増幅後情報信号という。）を第１の周波数混合器１２に出力する。第１の周波数混合器１２は、可変利得増幅器１１と、第１の電圧制御発振器１３と、第１中間周波数ＢＰＦ１４とが接続されており、第１の電圧制御発振器１３から入力された信号から増幅後情報信号を混合する。第１の周波数混合器１２は、混合した信号を第１中間周波数ＢＰＦ１４に出力する。
【００１７】
第１中間周波数ＢＰＦ１４は、第１の周波数混合器１２と、第２の周波数混合器１５とを備えており、第１中間周波数ＢＰＦ１４から入力された混合信号から第１中間周波数信号を抽出し、抽出した第１中間周波数信号を第２の周波数混合器１５に出力する。第２の周波数混合器１５は、第１中間周波数ＢＰＦ１４と第２の電圧制御発振器１６が接続されており、第１の中間周波数ＢＰＦ１４から入力された第１中間周波数信号と第２の電圧制御発振器１６から入力された信号を混合し、第２中間周波数信号を生成する。第２の周波数混合器１５は、生成した第２中間周波数信号を第２中間周波数増幅器１７に出力する。第２中間周波数増幅器１７は、入力された第２中間周波数信号を増幅する。なお、この増幅された第２の中間周波数信号がチューナ１の出力信号となる。
【００１８】
このようなチューナ１は、例えば、アンテナ１０から可変利得増幅器１１に入力される情報信号を１００ＭＨｚとし、第１中間周波数信号を１２００ＭＨｚとし、第２中間周波数信号を４４ＭＨｚとすると、第１の電圧制御発振器１３は、１３００ＭＨｚで発振し、第２の電圧制御発振器１６は、１１５６ＭＨｚで発振することになる。
【００１９】
したがって、入力信号レベルが−７０〜−３０ｄＢｍの情報信号が、最大１３０チャンネル入力してきた場合、可変利得増幅器１１は、利得で１５ｄＢ、雑音指数で５ｄＢ、最大減衰量で４０ｄＢ、３次Ｉｎｐｕｔ Ｉｎｔｅｒｃｅｐｔ Ｐｏｉｎｔで＋１０ｄＢｍ程度の特性が必要となる。
【００２０】
このような特性を有する可変利得増幅器１１としては、バイポーラ型トランジスタやデュアルゲート形ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等がある。以下に、図２を用いて、デュアルゲート形ＭＯＳＦＥＴを用いた増幅器の動作を説明する。
【００２１】
図２に示すように、デュアルゲート形ＭＯＳＦＥＴ２は、ＦＥＴ２０のドレイン端子Ｄ１とＦＥＴ２１のソース端子Ｓ２をカスケードに接続したものであり、ＦＥＴ２０のゲート端子Ｇ１に情報信号を入力し、ＦＥＴ２１のドレイン端子Ｄ２から情報信号を出力する。デュアルゲート形ＭＯＳＦＥＴ２は、ＦＥＴ２１のゲート端子Ｇ２の電圧を変化させることにより利得の制御を行なう。なお、ＦＥＴ２１のゲート端子Ｇ２の電圧を下げると、ＦＥＴ２１のソース端子Ｓ２の電圧が下がり、その結果、ＦＥＴ２０のドレイン−ソース間電圧Ｖｄｓが小さくなる。また、ＦＥＴ２０のドレイン−ソース間電圧Ｖｄｓが小さくなるほど、ＦＥＴ２０の相互コンダクタンス（ｇｍ）は小さくなり、利得が低下することになる。
【００２２】
しかし、ＦＥＴ２１のソースインピーダンスは、約５０Ω程度あるため、ＦＥＴ２０のドレイン電圧は、交流信号により変動してしまう。このため、ＦＥＴ２０のドレイン−ソース間電圧Ｖｄｓが変動してしまい、歪み特性の劣化が生じていた。
【００２３】
また、ＦＥＴ２１のソースインピーダンスは、ＦＥＴ２１のゲート端子Ｇ２の幅を大きくすれば下げることが可能であるが、ゲート端子Ｇ２の幅の大きさに比例してＦＥＴ２１の面積が増大し、ドレイン−グランド間の寄生容量が大きくなり、高周波数での特性が劣化してしまう。このため、ＦＥＴ２１のゲート幅を大きくすることには限界があり、十分な歪み特性を得ることが困難となっている。
【００２４】
そこで、本発明では、上記課題を解決するために、可変利得増幅器１１を以下に示すような構成にすることを提案する。
【００２５】
本発明は、例えば、図３に示すカスケード接続型増幅器３に適用される。カスケード接続型増幅器３は、ゲート端子Ｇ３、ドレイン端子Ｄ３及びソース端子Ｓ３を有するｎチャネルＭＯＳ形ＦＥＴ（以下、ＦＥＴという。）２２と、ベース端子Ｂ３、コレクタ端子Ｃ３及びエミッタ端子Ｅ３とを有するｎｐｎのバイポーラ型トランジスタ２３とを有し、ＦＥＴ２２のドレイン端子Ｄ３と、バイポーラ型トランジスタ２３のエミッタ端子Ｅ３とをカスケード（直列）に接続し、ゲート端子Ｇ３から情報信号を入力し、ベース端子Ｂ３から制御信号を入力し、コレクタ端子Ｃ３から上記制御信号に制御された情報信号を出力する。ＦＥＴ２２とバイポーラ型トランジスタ２３がカスケードに接続されているのは、ベース端子Ｂ３の電圧を制御することにより、ＦＥＴ２２のドレイン−ソース間電圧Ｖｄｓを変化させて相互コンダクタンスを変化させ、利得を可変にするためである。また、コレクタ端子Ｃ３には、出力信号を取り出すために所定の負荷抵抗（ＲＬ）が接続されている。負荷抵抗の一端は、電源（ＶＣＣ）に接続されている。ゲート端子Ｇ３、すなわち情報信号の入力端子には、ＦＥＴ２２がＯＮ状態になるドレイン−ソース間電圧Ｖｄｓを得るための所定のバイアス回路が接続されており、エミッタ端子Ｅ３は、接地されている。
【００２６】
また、カスケード接続型増幅器３は、デュアルゲート形ＭＯＳＦＥＴ２のＦＥＴ２１をバイポーラ型トランジスタ２３に置換した構成となっている。カスケード接続型増幅器３は、ベース端子Ｂ３の電圧を下げるとエミッタ端子Ｅ３の電圧が下がり、これに伴い、ドレイン−ソース間電圧Ｖｄｓが小さくなり、利得が小さくなる。さらに、エミッタ端子Ｅ３のインピーダンスは、ソース端子Ｓ３のインピーダンスに比べて小さいため、歪みの原因となるＦＥＴ２２のドレイン端子Ｄ３の交流振幅電圧も小さくすることができる。
【００２７】
したがって、このように構成されたカスケード接続型増幅器３は、ＦＥＴ２２と、バイポーラ型トランジスタ２３とを備え、ＦＥＴ２２のドレイン端子Ｄ３と、バイポーラ型トランジスタ２３のエミッタ端子Ｅ３とをカスケードに接続し、ゲート端子Ｇ３から情報信号を入力し、ベース端子Ｂ３から制御信号を入力し、上記制御信号に応じて変化したＦＥＴ２２のドレイン−ソース間電圧により利得が制御された情報信号をコレクタ端子Ｃ３から出力するので、最大利得時及び利得減衰時の歪み特性を改善することができる。
【００２８】
つぎに、第２の実施の形態について説明する。本発明は、例えば、図４に示す差動式カスケード接続型増幅器４に適用される。差動式カスケード接続型増幅器４は、上述した２つのカスケード接続型増幅器３を差動対にして構成したものであり、ＦＥＴ２４＋と、バイポーラ型トランジスタ２５＋と、ＦＥＴ２４−と、バイポーラ型トランジスタ２５−とを備え、ＦＥＴ２４＋のドレイン端子Ｄ４＋と、バイポーラ型トランジスタ２５＋のエミッタ端子Ｅ４＋とをカスケードに接続し、ゲート端子Ｇ４＋から情報信号を入力し、上記情報信号をコレクタ端子Ｃ４＋から出力するカスケード接続型増幅器４ａと、ＦＥＴ２４−のドレイン端子Ｄ４−と、バイポーラ型トランジスタ２５−のエミッタ端子Ｅ４−とをカスケードに接続し、ゲート端子Ｇ４−から情報信号を入力し、上記情報信号をコレクタ端子Ｃ４−から出力するカスケード接続型増幅器４ｂとを差動対で構成し、バイポーラ型トランジスタ２５＋のベース端子Ｂ４＋とバイポーラ型トランジスタ２５−のベース端子Ｂ４−とを接続し、接続した両ベース端子に共通の制御信号を入力し、上記制御信号に応じて変化空いたＦＥＴ２４＋のドレイン−ソース間電圧により利得が制御された情報信号をバイポーラ型トランジスタ２５＋のコレクタ端子Ｃ４＋から出力し、上記制御信号に応じて変化空いたＦＥＴ２４−のドレイン−ソース間電圧により利得が制御された情報信号をバイポーラ型トランジスタ２５−のコレクタ端子Ｃ４−から出力する。
【００２９】
したがって、このように構成された差動式カスケード接続型増幅器４は、情報信号の出力時に正負の各相を合成することで、集積回路の高い平衡性を利用した同相雑音や偶数次歪みの低減を図ることができる。
【００３０】
つぎに、第３の実施の形態について説明する。本発明は、例えば、図５に示すように負帰還形増幅器５に適用される。負帰還形増幅器５は、ゲート端子Ｇ５、ドレイン端子Ｄ５及びソース端子Ｓ５を有するｎチャネルＭＯＳ形ＦＥＴ（以下、ＦＥＴという。）２６と、ベース端子Ｂ５、コレクタ端子Ｃ５及びエミッタ端子Ｅ５を有するバイポーラ型トランジスタ２７とを備え、ＦＥＴ２６のドレイン端子Ｄ５と、バイポーラ型トランジスタ２７のエミッタ端子Ｅ５とをカスケード（直列）に接続し、ゲート端子Ｇ５から情報信号を入力し、ベース端子Ｂ５から制御信号を入力し、上記制御信号に応じて変化したＦＥＴ２６のドレイン−ソース間電圧により利得が制御された情報信号をバイポーラ型トランジスタ２７のコレクタ端子Ｃ５から出力し、コレクタ端子Ｃ５とゲート端子Ｇ５とを抵抗Ｒ１で接続し、さらにゲート端子Ｇ５と接地点とを抵抗Ｒ２で接続する。
【００３１】
負帰還形増幅器５は、制御端子であるベース端子Ｂ５に印加する電圧を下げていくと、負荷抵抗（ＲＬ）に流れる電流が減少し、負荷抵抗での電圧降下が小さくなり、結果的にコレクタ端子Ｃ５の電位が上昇し、ゲート端子Ｇ５の電位も上昇する。ゲート端子Ｇ５の電位は、コレクタ端子Ｃ５にかかる電位と抵抗Ｒ１と抵抗Ｒ２の分圧比により決定される。例えば、抵抗Ｒ１の値は、２ｋΩ以上とする。
【００３２】
ここで、負帰還形増幅器５の利得を１５ｄＢに絞った状態（減衰時）におけるゲート−ソース間電圧Ｖｇｓと歪みの関係を図６に示す。図６に示すように、ゲート−ソース間電圧Ｖｇｓを上昇させると歪み特性が改善されることが分かる。したがって、ゲート−ソース間電圧Ｖｇｓが２．６７（Ｖ）のときが最も歪み特性が良いので、この特性となるように抵抗Ｒ１と抵抗Ｒ２の値を選べば良い。なお、図６に示す歪み成分は、チューナ１に入力された所定の情報信号に対する三次の高調波成分であり、三次の歪みとして取り扱われるものである。また、縦軸（Ｄｅｓｉｒｅ Ｕｎｄｅｓｉｒｅ Ｒａｔｉｏ）は、基本波に対する三次の高調波の比を示しており、数字が小さいほど特性が良いことを示している。
【００３３】
このように構成された負帰還形増幅器５は、ＦＥＴ２６と、バイポーラ型トランジスタ２７とを備え、ＦＥＴ２６のドレイン端子Ｄ５と、バイポーラ型トランジスタ２７のエミッタ端子Ｅ５とをカスケードに接続し、ゲート端子Ｇ５から情報信号を入力し、ベース端子Ｂ５から制御信号を入力し、上記制御信号に応じて変化したＦＥＴ２６のドレイン−ソース間電圧により利得が制御された情報信号をコレクタ端子Ｃ５から出力し、コレクタ端子Ｃ５とゲート端子Ｇ５とを抵抗Ｒ１で接続し、さらにゲート端子Ｇ５と接地点とを抵抗Ｒ２で接続するので、抵抗Ｒ１と抵抗Ｒ２の値をゲート−ソース間電圧Ｖｇｓが最も歪み特性が低くなるように選択することにより、利得減衰時の歪み特性の改善を図ることができる。
【００３４】
つぎに、第４の実施の形態について説明する。本発明は、例えば、図７に示す差動式負帰還形増幅器６に適用される。差動式負帰還形増幅器６は、上述した２つの負帰還形増幅器５を差動対にして構成したものであり、ＦＥＴ２８＋と、バイポーラ型トランジスタ２９＋と、ＦＥＴ２８−と、バイポーラ型トランジスタ２９−とを備え、ＦＥＴ２８＋のドレイン端子Ｄ６と、バイポーラ型トランジスタ２９＋のエミッタ端子Ｅ６＋とをカスケードに接続し、ゲート端子Ｇ６＋から情報信号を入力し、上記情報信号をコレクタ端子Ｃ６＋から出力し、コレクタ端子Ｃ６＋とゲート端子Ｇ６＋とを抵抗Ｒ３＋で接続し、ゲート端子Ｇ６＋と接地点とを抵抗Ｒ４＋で接続する負帰還形増幅器６ａと、ＦＥＴ２８−のドレイン端子Ｄ６−と、バイポーラ型トランジスタ２９−のエミッタ端子Ｅ６−とをカスケードに接続し、ゲート端子Ｇ６−から情報信号を入力し、上記情報信号をコレクタ端子Ｃ６−から出力し、コレクタ端子Ｃ６−とゲート端子Ｇ６−とを抵抗３−で接続し、ゲート端子Ｇ６−と接地点とを抵抗Ｒ４−で接続する負帰還形増幅器６ｂとを差動対で構成し、バイポーラ型トランジスタ２９＋のベース端子Ｂ６＋とバイポーラ型トランジスタ２９−のベース端子Ｂ６−とを接続し、接続した両ベース端子に共通の制御信号を入力し、上記制御信号に応じて変化したＦＥＴ２８＋のドレイン−ソース間電圧により利得が制御された情報信号をコレクタ端子Ｃ６＋から出力し、上記制御信号に応じて変化したＦＥＴ２８−のドレイン−ソース間電圧により利得が制御された情報信号をコレクタ端子Ｃ６−から出力する。また、例えば、抵抗Ｒ３＋及び抵抗Ｒ３−の値は、２ｋΩ以上とする。
【００３５】
差動式負帰還形増幅器６は、情報信号の出力時に正負の各相を合成することで、集積回路の高い平衡性を利用した同相雑音や偶数次歪みの低減を図ることができる。
【００３６】
なお、上述した第１の実施の形態〜第４の実施の形態では、ｎチャネルＭＯＳ形ＦＥＴとｎｐｎのバイポーラ型トランジスタを用いる例を示したが、ＦＥＴについては、同様の増幅機能を有していれば良く、例えば、ＭＥＳ形等にも置き換えても良く、また、バイポーラ型トランジスタについても、寄生容量が小さく高周波特性に優れていて、入力インピーダンスの小さい素子であれば他のものでも良い。例えば、図８に示すように、ｐチャネルＭＯＳＦＥＴ３０とｐｎｐのバイポーラ型トランジスタ３１がカスケードに接続されているカスケード接続型増幅器７であっても良い。なお、カスケード接続型増幅器７は、ゲート端子Ｇ７から情報信号を入力し、ベース端子Ｂ７から制御信号を入力し、上記制御信号に制御された情報信号をコレクタ端子Ｃ７から出力する。
【００３７】
【発明の効果】
以上詳細に説明したように、本発明に係る可変利得増幅器は、電界効果トランジスタ（以下、ＦＥＴという。）のドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力するので、最大利得時及び利得の減衰時の歪み特性を改善することができるので、周波数特性を維持したまま交流電圧振幅による歪みを抑制することができる。
【００３８】
また、本発明に係る可変利得増幅器は、ＦＥＴのドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力し、上記バイポーラ型トランジスタのコレクタ端子と上記ＦＥＴのゲート端子とを第１の抵抗で接続し、上記ＦＥＴのゲート端子と接地点とを第２の抵抗で接続するので、第１の抵抗と第２の抵抗の値をゲート−ソース間電圧Ｖｇｓが最も歪み特性が低くなるように選択することにより、利得減衰時の歪み特性の改善を図ることができる。
【図面の簡単な説明】
【図１】ダブルスーパー方式を採用したチューナの構造を示すブロック図である。
【図２】本発明を適用したデュアルゲート形ＭＯＳＦＥＴの回路図である。
【図３】本発明を適用したカスケード接続型増幅器の回路図である。
【図４】本発明を適用した差動式カスケード接続型増幅器の回路図である。
【図５】本発明を適用した負帰還形増幅器の回路図である。
【図６】利得減衰時の三次高調波歪みとカスケード接続型増幅器のゲートバイアスの関係を示す図である。
【図７】本発明を適用した差動式負帰還形増幅器の回路図である。
【図８】本発明を適用したカスケード接続型増幅器の回路図である。
【符号の説明】
１ チューナ、２ デュアルゲート形ＭＯＳＦＥＴ、３，７ カスケード接続型増幅器、４ 差動式カスケード接続型増幅器、５ 負帰還形増幅器、６ 差動式負帰還形増幅器、１０ アンテナ、１１ 可変利得増幅器、１２ 第１の周波数混合器、１３ 第１の電圧制御発振器、１４ 第１中間周波数帯域通過フィルタ、１５ 第２の周波数混合器、１６ 第２の電圧制御発振器、１７ 第２中間周波数増幅器、２０，２１，２２，２４＋，２４−，２６，２８＋，２８− ＦＥＴ、２３，２５＋，２５−，２７，２９＋，２９− バイポーラ型トランジスタ
Claims (4)
- 電界効果トランジスタ（以下、ＦＥＴという。）のドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力することを特徴とする可変利得増幅器。
- 第１の電界効果トランジスタ（以下、第１のＦＥＴという。）のドレイン端子（Ｄ＋）と、第１のバイポーラ型トランジスタのエミッタ端子（Ｅ＋）とをカスケードに接続し、上記第１のＦＥＴのゲート端子（Ｇ＋）から情報信号を入力し、上記情報信号を上記第１のバイポーラ型トランジスタのコレクタ端子（Ｃ＋）から出力する第１の増幅器と、
第２の電界効果トランジスタ（以下、第２のＦＥＴという。）のドレイン端子（Ｄ−）と、第２のバイポーラ型トランジスタのエミッタ端子（Ｅ−）とをカスケードに接続し、上記第２のＦＥＴのゲート端子（Ｇ−）から情報信号を入力し、上記情報信号を上記第２のバイポーラ型トランジスタのコレクタ端子（Ｃ−）から出力する第２の増幅器とを差動対で構成し、
上記第１のバイポーラ型トランジスタのベース端子（Ｂ＋）と上記第２のバイポーラ型トランジスタのベース端子（Ｂ−）とを接続し、接続した両ベース端子に共通の制御信号を入力し、上記制御信号に応じて変化した上記第１のＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記第１のバイポーラ型トランジスタのコレクタ端子から出力し、上記制御信号に応じて変化した上記第２のＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記第２のバイポーラ型トランジスタのコレクタ端子から出力することを特徴とする請求項１記載の可変利得増幅器。 - 電界効果トランジスタ（以下、ＦＥＴという。）のドレイン端子と、バイポーラ型トランジスタのエミッタ端子とをカスケードに接続し、上記ＦＥＴのゲート端子から情報信号を入力し、上記バイポーラ型トランジスタのベース端子から制御信号を入力し、上記制御信号に応じて変化した上記ＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記バイポーラ型トランジスタのコレクタ端子から出力し、上記バイポーラ型トランジスタのコレクタ端子と上記ＦＥＴのゲート端子とを第１の抵抗で接続し、上記ＦＥＴのゲート端子と接地点とを第２の抵抗で接続することを特徴とする可変利得増幅器。
- 第１の電界効果トランジスタ（以下、第１のＦＥＴという。）のドレイン端子（Ｄ＋）と、第１のバイポーラ型トランジスタのエミッタ端子（Ｅ＋）とをカスケードに接続し、上記第１のＦＥＴのゲート端子（Ｇ＋）から情報信号を入力し、上記情報信号を上記第１のバイポーラ型トランジスタのコレクタ端子（Ｃ＋）から出力し、上記第１のバイポーラ型トランジスタのコレクタ端子（Ｃ＋）と上記第１のＦＥＴのゲート端子（Ｇ＋）とを第１の抵抗（Ｒ１＋）で接続し、上記第１のＦＥＴのゲート端子（Ｇ＋）と接地点とを第２の抵抗（Ｒ２＋）で接続する第１の増幅器と、
第２の電界効果トランジスタ（以下、第２のＦＥＴという。）のドレイン端子（Ｄ−）と、第２のバイポーラ型トランジスタのエミッタ端子（Ｅ−）とをカスケードに接続し、上記第２のＦＥＴのゲート端子（Ｇ−）から情報信号を入力し、上記情報信号を上記第２のバイポーラ型トランジスタのコレクタ端子（Ｃ−）から出力し、上記第２のバイポーラ型トランジスタのコレクタ端子（Ｃ−）と上記第２のＦＥＴのゲート端子（Ｇ−）とを第３の抵抗（Ｒ３−）で接続し、上記第２のＦＥＴのゲート端子（Ｇ−）と接地点とを第４の抵抗（Ｒ４−）で接続する第２の増幅器とを差動対で構成し、
上記第１のバイポーラ型トランジスタのベース端子（Ｂ＋）と上記第２のバイポーラ型トランジスタのベース端子（Ｂ−）とを接続し、接続した両ベース端子に共通の制御信号を入力し、上記制御信号に応じて変化した上記第１のＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記第１のバイポーラ型トランジスタのコレクタ端子から出力し、上記制御信号に応じて変化した上記第２のＦＥＴのドレイン−ソース間電圧により利得が制御された上記情報信号を上記第２のバイポーラ型トランジスタのコレクタ端子から出力することを特徴とする請求項３記載の可変利得増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284176A JP2004120634A (ja) | 2002-09-27 | 2002-09-27 | 可変利得増幅器 |
| PCT/JP2003/011396 WO2004030207A2 (ja) | 2002-09-27 | 2003-09-05 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284176A JP2004120634A (ja) | 2002-09-27 | 2002-09-27 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004120634A true JP2004120634A (ja) | 2004-04-15 |
Family
ID=32040580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002284176A Pending JP2004120634A (ja) | 2002-09-27 | 2002-09-27 | 可変利得増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2004120634A (ja) |
| WO (1) | WO2004030207A2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009516456A (ja) * | 2005-11-18 | 2009-04-16 | エヌエックスピー ビー ヴィ | コモンモード制御を有するポーラ変調装置及び方法 |
| JPWO2018154647A1 (ja) * | 2017-02-22 | 2019-11-07 | 三菱電機株式会社 | 高周波増幅器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244500B2 (ja) * | 1972-03-06 | 1977-11-08 | ||
| JPS5360546A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Amplifier |
| JPS6010106Y2 (ja) * | 1978-09-27 | 1985-04-08 | 八木アンテナ株式会社 | カスケ−ド増幅器 |
| JPS59195824U (ja) * | 1983-06-15 | 1984-12-26 | 日本電気株式会社 | 利得制御回路 |
| JPS62122307A (ja) * | 1985-08-28 | 1987-06-03 | Toshiba Corp | 利得制御増幅回路 |
| JP2848976B2 (ja) * | 1991-03-11 | 1999-01-20 | アルプス電気株式会社 | 中間周波増幅回路およびチューナ |
| JPH06334454A (ja) * | 1993-05-26 | 1994-12-02 | Hitachi Ltd | 可変利得増幅器 |
-
2002
- 2002-09-27 JP JP2002284176A patent/JP2004120634A/ja active Pending
-
2003
- 2003-09-05 WO PCT/JP2003/011396 patent/WO2004030207A2/ja unknown
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009516456A (ja) * | 2005-11-18 | 2009-04-16 | エヌエックスピー ビー ヴィ | コモンモード制御を有するポーラ変調装置及び方法 |
| JPWO2018154647A1 (ja) * | 2017-02-22 | 2019-11-07 | 三菱電機株式会社 | 高周波増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004030207A3 (ja) | 2004-05-13 |
| WO2004030207A2 (ja) | 2004-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4273729B2 (ja) | 可変利得増幅器 | |
| JP4224045B2 (ja) | 可変利得増幅器 | |
| US8203388B2 (en) | Low noise amplifier | |
| US7602227B2 (en) | Differential amplifier circuit and mixer circuit having improved linearity | |
| US7420423B2 (en) | Active balun device | |
| JP4510013B2 (ja) | ミキサ回路、ミキサ回路を備える受信器、受信器を用いて無線通信装置及び入力信号を発振器信号と混合することによって出力信号を発生する方法。 | |
| JPH0746045A (ja) | 低雑音能動ミキサ | |
| KR20100092519A (ko) | 저잡음 및 저입력 커패시턴스 차동 ｍｄｓ ｌｎａ | |
| JPH04345305A (ja) | チューナ用半導体装置およびチューナ | |
| JP2004534470A (ja) | 低ノイズ増幅回路 | |
| US7659774B2 (en) | Filter circuit | |
| US7414480B2 (en) | Differential/single-ended input stage | |
| JPH10173482A (ja) | フィルタ回路 | |
| US20030078028A1 (en) | Receiver system | |
| US9008604B1 (en) | Mixer with linearized input | |
| JP2006067573A (ja) | 低雑音増幅器 | |
| WO2008023530A1 (en) | Transconductance amplifier | |
| JP2004120634A (ja) | 可変利得増幅器 | |
| WO2002054582A1 (fr) | Circuit d'amplificateur pour diffusion am | |
| US7196573B1 (en) | Systems and methods for creating complex poles | |
| JPH0846457A (ja) | トランスコンダクタ回路およびアクティブ・フィルター | |
| US7049878B2 (en) | Down-converter using an on-chip bias circuit for enhancing symmetry and linearity and testing device thereof | |
| KR20080025910A (ko) | 저잡음 차동 증폭기 | |
| JP2004040735A (ja) | 半導体集積回路及び半導体集積回路の製造方法 | |
| JP3885874B2 (ja) | 等価インダクタ回路を用いたフィルタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050707 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080624 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080825 |
|
| A02 | Decision of refusal |
Effective date: 20090210 Free format text: JAPANESE INTERMEDIATE CODE: A02 |