JP2006067573A - 低雑音増幅器 - Google Patents

Abstract

【課題】 一定の入力抵抗を示し、また、入力信号が高い際には良好な線形性を、入力信号が低い際には良好なノイズパターンを示す低雑音増幅器を提供する。
【解決手段】 増幅器への入力のうち、第１の電圧信号を増幅する第１回路ブロックを備える。第１回路ブロックは、第１可変抵抗器手段によって第１電源電圧と結合された第１端子と、１つの抵抗器によって第２電源電圧と結合された第２端子を有する。第２端子は、この増幅器の出力端子に結合される。また、入力電圧信号は、第１回路ブロックの少なくとも１つのさらなる端子に印加される。この増幅器は、出力端子と、および第１回路ブロックの端子に結合されたフィードバックネットワークとを備える。また、第２電源電圧と第１回路ブロックの他の端子との間に配置され、第１可変抵抗器手段の値の変動を補償するよう適合させて、実質的に一定な入力抵抗を保証する第２回路手段（３）を備える。
【選択図】 図１

Description

本発明は、低雑音増幅器に関する。

人工衛星を介した音声信号の送信および受信が制限を受けるか、その利用が可能でない
都市部では、信頼性を最大限にするために音声信号の送信および受信の該システムで用いる陸上中継器を設けなくてはならないことが公知である。このため、前述の送信および受信システムで用いる音声信号の増幅器としては、信号／雑音Ｓ／（Ｎ＋Ｉ）比を劣化させずに−９０ｄＢｍ〜０ｄＢｍの広い音量範囲で音声信号を使用できなくてはならない。ここで、Ｓは入力信号の電力を、Ｎは雑音を、Ｉは干渉を示す。

多段増幅器の場合、縦続段の飽和を避けるため、入力信号の電力が増加した場合にゲイ
ンを低下させることができなくてはならない。良好な信号／雑音比を保つために、入力信号が非常に低い場合は、増幅器は低雑音パターンを示し、入力信号が非常に高い場合は、増幅器は良好な線形性を示さねばならない。それによって良好な入力結合を維持し、定在波に起因する問題を回避する。

この種の低雑音増幅器が、ＵＳ６６００３７１に示されている。この増幅器は、増幅器
への入力の電圧信号を電流に変換することのできる第１の回路ブロックと、第１のブロックから流入する電流を分割するよう適合させた第２の回路ブロックとを備える。第２回路ブロックは、第２の電圧信号によって制御され、第１および第２の回路ブロックは、増幅器に可変電圧ゲインを提供する。また、この増幅器は、第１の抵抗器、第２の抵抗器、およびフィードバックネットワークを備える。この第１抵抗器は、第２回路ブロックの第１出力端子および電源電圧に接続される。また、第２抵抗器は、第２回路ブロックの第１出力端子と第２出力端子との間で接続される。フィードバックネットワークは、第１端子と第１回路ブロックに結合される。また、第２出力端子は、低雑音増幅器の少なくとも１つの出力端子に結合される。低雑音増幅器は、良好な入力結合を可能とするが、ゲインが低下した場合に線形性の向上を補助しない。さらに、抵抗器間の比のため、ゲインの低下が制限される。

前述した増幅器の回路のほかに、低騒音増幅器の別の回路構造では、第１の回路ブロッ
クと結合され、バイポーラトランジスタによって構成されたトランジスタを提供し、ゲインを低下するためにエミッタデジェネレーション抵抗器を変調する。この種の回路構造では、ゲインが低下すると入力の線形性が高まるが、入力結合は失われる。

記述した従来技術の状況を鑑み、本発明の目的は、上述した数々の不都合を克服する低
雑音増幅器を提供することである。

本発明によると、その目的は、増幅器への入力のうち、第１の電圧信号を増幅できる少
なくとも１つの第１回路ブロックを備える低雑音増幅器によって達成される。この第１回路ブロックは、第１の可変抵抗器手段によって第１の電源電圧に結合された少なくとも１つの第１端子と、少なくとも１つの抵抗器によって第２の電源電圧に結合された少なくとも１つの第２端子とを有する。少なくとも１つの第２端子は、増幅器の少なくとも１つの出力端子に結合されており、入力電圧信号は、第１回路ブロックの少なくとも１つのさらなる端子に印加される。本発明の増幅器は、その少なくとも１つの出力端子と第１回路ブロックの少なくとも１つのさらなる端子とに結合されたフィードバックネットワークを備え、第１回路ブロックの第２電源電圧と少なくとも１つのさらなる端子との間に配置され、第１可変抵抗器手段の値の変動を補償してこの増幅器の入力抵抗が実質的に一定であることを確実にするよう適合させた第２回路手段を備えたことを特徴とする。

本発明によれば、一定の入力抵抗を示し、また、入力信号が高い際には良好な線形性を、入力信号が低い際には良好なノイズパターンを示す低雑音増幅器を製造することが可能である。

本発明の特徴および利点は、本発明の実施形態についての下記の詳細な記述によって明
確に示される。

図１を参照すると、低雑音増幅器の線図が示されており、この増幅器への入力のうちの
第１の電圧信号Ｖｉｎを電流に変換できる第１の回路ブロック１を少なくとも１つ備える。第１回路ブロック１は、好ましくはバイポーラトランジスタまたはＭＯＳトランジスタで構成され、第１の抵抗器ＲＥによって第１の電源電圧Ｖｅｅに結合された第１の端子（ｎｐｎ型バイポーラトランジスタの場合にはエミッタ端子）と、第２抵抗器Ｒｃによって第２電源電圧Ｖｃｃと結合された第２端子（ｎｐｎ型バイポーラトランジスタの場合にはコレクタ端子）とを有する。第２端子は、バッファ４によって増幅器の出力端子に結合され、第１回路ブロックは、もう１つ別の端子ＩＮ（ｎｐｎ型バイポーラトランジスタの場合はベース端子）に印加された入力のうちの電圧信号Ｖｉｎを増幅するように適合されている。この増幅器は、出力端子ＯＵＴおよび第１回路ブロック１の端子ＩＮに結合させたさらなる抵抗器ＲＦと、第２電圧信号ＶＡＧＣによって制御され、第１抵抗器ＲＥとともに可変抵抗器回路ブロックを形成するように適合された第１回路手段２を備える。また、第２回路手段３を備える。回路手段３は、第２の電源電圧Ｖｃｃと第１回路ブロック１のもう１つ別の端子ＩＮとの間に配置され、第２の電圧信号ＶＡＧＣによって制御され、上述した可変抵抗器回路ブロックＲＥ、２の値の変動を補償するよう適合されており、増幅器の入力抵抗Ｒ_ｉｎが実質的に一定であることを確実にする。

本発明の第１の実施形態による低雑音増幅器を実装した回路を図２に示す。回路ブロッ
ク１は、ｎｐｎ型バイポーラトランジスタＱ１〜Ｑ４によって形成された差動カスコード装置を備える。トランジスタＱ１、Ｑ３およびトランジスタＱ２、Ｑ４は、それぞれ共通コレクタ端子およびエミッタ端子を有する。トランジスタＱ１およびＱ２のエミッタ端子は、抵抗器ＲＥのリード線に接続され、また、Ｑ１およびＱ２の各端子は、電流発生器Ｉｑ１およびＩｑ２に接続されている。一方、トランジスタＱ３およびＱ４のコレクタ端子は、それぞれ電源電圧Ｖｃｃに接続された抵抗器Ｒｃに接続され、Ｑ３およびＱ４のベース端子は、バイアス電圧発生器Ｖｂに接続されている。第１回路手段２は、ＮＭＯＳトランジスタＭ１およびコンデンサＣ１の第１の組と、ＮＭＯＳトランジスタＭ２およびコンデンサＣ２の第２の組とで構成される。コンデンサＣ２は、トランジスタＱ１とＱ２のそれぞれのエミッタ端子の間に配置されている。トランジスタＭ１およびＭ２は、電圧信号ＶＡＧＣによって動く。トランジスタＭ１およびＭ２は、トランジスタＱ１およびＱ２のエミッタ端子に接続されたエミッタデジェネレーション抵抗器の値を０（ＶＡＧＣ＝ＶｃｃでＭ１およびＭ２が短絡している場合）から値ＲＥ（ＶＡＧＣ＝０でＭ１およびＭ２が開放されている場合）に変えるために用いられる。コンデンサＣ１およびＣ２は、電圧信号ＶＡＧＣの値が０〜Ｖｃｃの間である状態でトランジスタＭ１およびＭ２を三極管領域に保つために用いられる。

増幅器は、２つのｎｐｎ型バイポーラトランジスタＱ５およびＱ６を備える。トランジ
スタＱ３およびＱ４のコレクタ端子にはＱ５およびＱ６のベース端子が接続され、電源電圧Ｖｃｃ端子およびエミッタ端子にはＱ５およびＱ６のコレクタ端子が接続されている。増幅器の出力ＯＵＴＰおよびＯＵＴＮを構成するＱ５およびＱ６は、抵抗器Ｒ_Ｆに等しい値の２つの抵抗器ＲＦ１およびＲＦ２によって、トランジスタＱ１およびＱ２のベース端子に接続され、また、バイアス電流発生器に接続されている。

第２回路手段３は、電源電圧ＶｃｃとトランジスタＱ２のベース端子との間で接続され
た一組ＰＭＯＳトランジスタＭ３およびコンデンサＣ３を備え、また、電源電圧ＶｃｃとトランジスタＱ１のベース端子との間で接続されたもう１つの組のＰＭＯＳトランジスタＭ４およびＣ４を備える。増幅器の入力端子ＩＮＰおよびＩＮＮとトランジスタＭ３およびＭ４のドレイン端子の間に別の２つの各コンデンサＣ３およびＣ４が配置されている。Ｖ（ＩＮＰ）−Ｖ（ＩＮＮ）で得られる入力電圧Ｖｉｎは、入力端子ＩＮＰおよびＩＮＮ上に示される。トランジスタＭ３およびＭ４は、増幅器のゲインが低下した場合に入力インピーダンスを変化させるために用いられる。一方コンデンサＣ３およびＣ４は、直流からデカップリングするためだけでなく、三極管領域内のトランジスタＭ３およびＭ４をドレイン端子とソース端子の間の電圧Ｖｄｓが電圧信号ＶＡＧＣがいかなる値であっても０に等しく保つためにも用いられる。

入力抵抗は、下記の式によって得られる。

ここで、パラメータＫ_ｐは、ＰＭＯＳトランジスタＭ３およびＭ４のゲート酸化物の層
の電荷の移動度と容量に依存し、パラメータ（Ｗ／Ｌ）_３，４は、トランジスタＭ３とＭ４との形成比である。電圧Ｖ_{ＧＳ３，４}は、トランジスタＭ３およびＭ４のゲート端子とソース端子との間の電圧であり、電圧Ｖ_Ｔは、ＰＭＯＳトランジスタＭ３およびＭ４の熱電圧であり、

また、

である。ここで、ｇ_ｍ１，２は、トランジスタＱ１〜Ｑ２の組のトランスコンダクタンスであり、パラメータＫ_ｎは、Ｍ１およびＭ２のゲート酸化物の層の電荷の移動度と容量に依存する。電圧Ｖ_ＧＳ，ｎは、トランジスタＭ１およびＭ２のゲート端子とソース端子の間の電圧であり、電圧Ｖ_Ｔは、ＮＭＯＳトランジスタＭ１およびＭ２の熱電圧である。入力抵抗Ｒ_ｉｎの結合を得るために、入力信号Ｖｉｎのソース抵抗である差動ソース抵抗とＲ_ｉｎを等しくする必要がある。

最大ゲインの状態、すなわちＶＡＧＣ＝Ｖｃｃの場合に、この増幅器は、差動カスコー
ド段トランジスタＱ１〜Ｑ４とフォロワトランジスタＱ５、Ｑ６による。抵抗器ＲＦ１およびＲＦ２は、フィードバックパラレル−パラレル構成を形成する。この方法で、入力インピーダンスはよく制御され、低ノイズパターンが得られる。

最大ゲインＡ_{ｖｍａｘの}場合に、ＶＡＧＣ＝Ｖｃｃとした電圧ゲインＡ_{ｖ，ｌｏｏｐ}は、

である。また、この場合の入力抵抗は、

である。

トランジスタＱ１およびＱ２の安定したバイアス電流によって、結果としてゲインＡ_ｖ
は、ポリシリコン製の抵抗器（ＲＦ１およびＲＦ２）とエミッタ領域との間の比率で得られる。これは、最大ゲイン構成では、入力インピーダンスへの許容範囲が約＋／−２０％であり、そのため−１５ｄＢより高いリターンロスの獲得が可能であることを意味する。

高周波における幾分の寄与は除外するとして、ノイズパターンＦは、

である。ここで、抵抗ｒ_ｂ１，２はトランジスタＱ１およびＱ２のベース抵抗であり、抵抗Ｒ_ｓは、ソース抵抗であり、パラメータβ_Ｆは、トランジスタＱ１およびＱ２の電流ゲインである。入力線形性は、２Ｖ_Ｔによって得られる。

Ａ_Ｖｍｉｎと示した、最小電圧ゲインがＡ_{Ｖ，ｌｏｏｐ}である構成では、ＶＡＧＣ＝０Ｖの場合、最大値でのエミッタ抵抗は、その結果

となり、ここでの入力線形性は、Ｒ_ＥＩ_Ｅ１，２である。

入力結合を考慮すると、この状態では、フィードバックは無効となり、入力インピーダ
ンスは、入力端子にパラレルに接続されたＰＭＯＳトランジスタＭ３およびＭ４によって三極管領域に固定される。その結果、

となる。

トランジスタＭ３およびＭ４の比（Ｗ／Ｌ）を適切に選択することで、リターンロスお
よび最小ゲインを良好に保つことが可能となる。最小ゲインでの増幅器を使用して、入力抵抗への許容範囲３０％を獲得することができ、そのため−１５ｄＢのリターンロスの獲得が可能となる。

本発明の第１の実施形態の変形形態による増幅器を実装した別の回路を図３に示す。図
３の増幅器は、図２の増幅器とは、他の２つのｎｐｎ型バイポーラトランジスタＱ７およびＱ８が存在する点で異なる。トランジスタＱ７およびＱ８は、トランジスタＱ３およびＱ４に接続されたエミッタ端子と、電源電圧Ｖｃｃに接続されたコレクタ端子と、および電圧Ｖｂに接続されたベース端子とを有する。

本発明の第１の実施形態の別の変形形態による増幅器を実装したさらなる回路を図４に
示す。図４の増幅器は、図３の増幅器とは異なる。これは、直列の２つの抵抗器Ｒｃ１およびＲｃ２によって抵抗器Ｒｃが構成され、トランジスタＱ７およびＱ８のコレクタ端子が抵抗器Ｒｃ１およびＲｃ２の共通端子で接続されているためである。この方法では、Ｒｃ＝Ｒｃ１＋Ｒｃ２ならば、

となる。

本発明の第２実施形態による増幅器を実装した別の回路を図５に示す。回路ブロック１
は、ｎｐｎ型バイポーラトランジスタＱ１１〜Ｑ１２によって形成された差動カスコード装置を備える。トランジスタＱ１１、Ｑ１２は、それぞれに共通コレクタ端子およびエミッタ端子を有する。トランジスタＱ１１のエミッタ端子は、電圧Ｖｅｅに順に接続された抵抗器ＲＥに接続されている。一方、トランジスタＱ１２のコレクタ端子は、電源電圧Ｖｃｃに接続された抵抗器Ｒｃに接続されている。第１回路手段２は、ＮＭＯＳトランジスタＭ１１およびトランジスタＱ１１のエミッタ端子と電源電圧Ｖｅｅの間に配置されたコンデンサＣ１１の組で構成される。トランジスタＭ１１は、電圧ＶＡＧＣによって制御される。トランジスタＭ１１は、トランジスタＱ１１のエミッタ端子に接続されたデジェネレーション抵抗の値を０（ＶＡＧＣ＝ＶｃｃでＭ１１が短絡の場合）から値ＲＥ（ＶＡＧＣ＝０でＭ１１が開放されている場合）に変化させるために用いられる。コンデンサＣ１１は、電圧ＶＡＧＣの値が０からＶｃｃの間である状態で三極管領域内にトランジスタＭ１１を保つために用いられる。

図５の増幅器は、バイポーラｎｐｎ型トランジスタＱ５５を備える。Ｑ５５のベース端子は、トランジスタＱ１２のコレクタ端子に接続され、Ｑ５５のコレクタ端子は、電源電圧ＶｃｃおよびＱ１１のエミッタ端子に接続されている。また、Ｑ５５は、増幅器の出力ＯＵＴを構成し、抵抗器ＲＦによってトランジスタＱ１１のベース端子に接続され、またバイアス電流発生器に接続されている。

第２回路手段３は、ＰＭＯＳトランジスタＭ３３およびコンデンサＣ３３の組を備え、
Ｃ３３は、電源電圧ＶｃｃとトランジスタＱ１１のベース端子の間で接続されている。増幅器の入力端子ＩＮとトランジスタＭ３３のドレイン端子の間にもう１つのコンデンサＣ３３が配置される。トランジスタＭ３３は、増幅器のゲインが減衰した場合に、入力インピーダンスを変化させるために用いられる。一方、２つのコンデンサＣ３３は、直流電流からデカップリングするためだけでなく、三極管領域で電圧ＶＡＧＣの値がどのようであってもドレイン端子とソース端子の間の電圧Ｖｄｓが０に等しいようにトランジスタＭ３３を保つために用いられる。

本発明の第２実施形態の変形形態による増幅器を実装したさらなる回路（もう１つの）
を図６に示す。図６の増幅器は、図５のそれとは異なる。それは、直列の２つの抵抗器Ｒｃ１およびＲｃ２によって抵抗器Ｒｃが構成されていること、また、トランジスタＱ７７が存在することによる。Ｑ７７のコレクタ端子は、抵抗器Ｒｃ１およびＲｃ２に共通端子に接続され、ベース端子は、バイアス電圧Ｖｂに接続され、エミッタ端子は、トランジスタＱ１２のエミッタ端子に接続されている。

図４の回路について実行したシミュレーションから、値をＫ_ｐ＝２．３５＊１０^−５、
Ｖ_Ｔ，ｐ＝０．６Ｖ、および（Ｗ／Ｌ）_３，４＝１３０／０．３５、ＲＦ＝１５００Ｏｈｍとすると、出力と入力との間の信号ゲインＳ２１が得られる。図７に見られるようにＳ２１は、３Ｖから０Ｖまで変動し得る電圧ＶＡＧＣの区間では２６ｄＢ〜−１２ｄＢまで変動し得る。

電圧ＶＡＧＣの変動時の抵抗Ｒ_ｉｎ１、Ｒ_ｉｎ２およびＲ_ｉｎのグラフを図８に示す。入力抵抗Ｒ_ｉｎを実質的に一定な値１００Ｏｈｍの前後に保つ。

電圧ＶＡＧＣの０〜３Ｖまでの変動に対するリターンロスＳ１１をデシベルで表したグ
ラフを図９に示す。Ｓ１１は、ほぼ−１４ｄＢ〜−２９ｄＢまで変動する。

３次ＩＩＰ３のインターセプトのグラフを図１０に示す。これは、入力（インプットイ
ンターセプトポイント３）を参照した３次高調波のインターセプトであり、ｄＢｍで表され、最大ゲインＶＡＧＣ＝Ｖｃｃの際のｄＢｍで表した入力電力Ｐｉｎの関数で示される。インターセプトポイントＩＰ３＝−９．０７６６である。

ノイズパターンＦをデシベルで表したグラフを図１１に最大ゲインＶＡＧＣ＝Ｖｃｃ．
の場合の周波数ｆｒｅｑの関数で示す。

図１２および図１３は、３次ＩＩＰ３のインターセプトのグラフと、最小ゲインＶＡＧ
Ｃ＝０の際のノイズパターンＦのグラフである。ＩＰ３＝１３．２９４６である。

本発明による低雑音増幅器を示す線図。 本発明の第１実施形態による低雑音増幅器を実装した回路を示す回路図。 本発明の第１実施形態の変形形態による低雑音増幅器を実装した回路を示す別の回路図。 本発明の第１実施形態の別の変形形態による低雑音増幅器を実装した回路を示すさらなる回路図。 本発明の第２実施形態による低雑音増幅器を実装した回路を示す回路図。 本発明の第２実施形態の変形形態による低雑音増幅器を実装した回路を示す別の回路図。 電圧ＶＡＧＣの変動時の電圧ゲインの傾向を示すグラフ。 電圧ＶＡＧＣの変動時の抵抗Ｒ_ｉｎ１、Ｒ_ｉｎ２およびＲ_ｉｎの傾向を示すグラフ。 リターンロスの傾向を示すグラフ。 最大ゲインの際の図４の回路のインターセプトＩＩＰ３とを示すグラフ。 最大ゲインの際の図４の回路のノイズパターンＦを示すグラフ。 最少ゲインの際の図４の回路のインターセプトＩＩＰ３を示すグラフ。 最少ゲインの際の図４の回路のノイズパターンＦを示すグラフ。

Claims (13)

1. 低雑音増幅器であって、前記増幅器への入力の第１の電圧信号（Ｖｉｎ、Ｖ（ＩＮＰ）
   −Ｖ（ＩＮＮ））を増幅することができる少なくとも１つの第１回路ブロック（１、Ｑ１〜Ｑ４、Ｑ１１〜Ｑ１２）を備え、前記第１回路ブロック（１、Ｑ１〜Ｑ４、Ｑ１１〜Ｑ１２）は、第１可変抵抗器手段（ＲＥ、２）によって第１電源電圧（Ｖｅｅ）に結合させた少なくとも１つの第１端子と、少なくとも１つの抵抗器（Ｒｃ、Ｒｃ１、Ｒｃ２）によって第２電源電圧（Ｖｃｃ）と結合された少なくとも１つの第２端子とを有し、前記少なくとも１つの第２端子は、増幅器の少なくとも１つの出力端子（ＯＵＴ、ＯＵＴＰ−ＯＵＴＮ）に結合されており、前記入力電圧信号（Ｖｉｎ、Ｖ（ＩＮＰ）−Ｖ（ＩＮＮ））は、増幅器の前記第１回路ブロックの少なくとも１つのさらなる端子（ＩＮ、ＩＮＰ−ＩＮＮ）に印加され、前記増幅器は、前記少なくとも１つの出力端子（ＯＵＴ、ＯＵＴＰ−ＯＵＴＮ）および第１回路ブロックの前記少なくとも１つのさらなる端子（ＩＮ、ＩＮＰ−ＩＮＮ）に結合されたフィードバックネットワーク（ＲＦ、ＲＦ１、ＲＦ２）を備え、
   前記第２電源電圧（Ｖｃｃ）と第１回路ブロックの前記少なくとも１つのさらなる端子（ＩＮ、ＩＮＰ−ＩＮＮ）との間に配置され、前記第１可変抵抗器手段（ＲＥ、２）の値の変動を補償するよう適合され、前記増幅器の実質的に一定の入力抵抗（Ｒ_ｉｎ）を保証する第２回路手段（３）を備えることを特徴とする低雑音増幅器。
2. 前記第１可変抵抗器手段（ＲＥ、２）は、さらなる電圧信号（ＶＡＧＣ）によって制御
   されること、および前記第２回路手段（３）は、同一の電圧信号（ＶＡＧＣ）によって制御されることを特徴とする請求項１に記載の増幅器。
3. 前記可変抵抗器手段（ＲＥ、２）は、少なくとも１つの抵抗器（ＲＥ）および前記抵抗
   器（ＲＥ）の端部に接続させた駆動不可能端子を有する少なくとも１つのトランジスタ（Ｍ１、Ｍ２、Ｍ１１）を備え、前記トランジスタは、前記もう１つの電圧信号（ＶＡＧＣ）によって駆動されることを特徴とする請求項２に記載の増幅器。
4. 前記少なくとも１つのトランジスタ（Ｍ１、Ｍ２、Ｍ１１）はＭＯＳトランジスタであ
   ること、および、前記第１可変抵抗器手段（ＲＥ、２）は、前記トランジスタ（Ｍ１、Ｍ２、Ｍ１１）を三極管領域で動作させるよう適合された少なくとも１つのコンデンサ（Ｃ１、Ｃ２、Ｃ１１）を備えることを特徴とする請求項３に記載の増幅器。
5. 前記第２回路手段（３）は、前記のさらなる電圧信号（ＶＡＧＣ）によって駆動される
   少なくとも１つのトランジスタ（Ｍ３、Ｍ４、Ｍ３３）を備えることを特徴とする請求項２〜４のいずれか１項に記載の増幅器。
6. 前記第２回路手段（３）の前記少なくとも１つのトランジスタ（Ｍ３、Ｍ４、Ｍ３３）
   は、ＭＯＳトランジスタであること、および前記第２回路手段（３）は、前記トランジスタ（Ｍ３、Ｍ４、Ｍ３３）が三極管領域で動作するよう適合された少なくとも１つのコンデンサ（Ｃ３、Ｃ４、Ｃ３３）を備えることを特徴とする請求項５に記載の増幅器。
7. 前記第２回路手段（３）の少なくとも１つのトランジスタ（Ｍ３、Ｍ４、Ｍ３３）はＰ
   ＭＯＳトランジスタであること、および前記第１可変抵抗器手段（ＲＥ、２）の少なくとも１つのトランジスタ（Ｍ１、Ｍ２、Ｍ１１）は、ＮＭＯＳトランジスタであることを特徴とする請求項５に記載の増幅器。
8. 前記フィードバックネットワーク（ＲＦ、ＲＦ１、ＲＦ２）は、少なくとも１つの抵抗
   器を備えることを特徴とする請求項１に記載の増幅器。
9. 第１回路ブロック（１、Ｑ１〜Ｑ４．Ｑ１１〜Ｑ１２）の前記少なくとも１つの第２端
   子と増幅器の前記出力端子（ＯＵＴ、ＯＵＴＰ−ＯＴＵＮ）との間に配置されたバッファ（４）を備えることを特徴とする請求項１に記載の増幅器。
10. 前記第１回路ブロック（Ｑ１〜Ｑ４）において、差動カスコード構成に準じて配置され
    た４つのトランジスタを備え、この差動カスコード構成は、第１トランジスタ（Ｑ１）および第２トランジスタ（Ｑ２）が１つの差動段に準じて配置され、第３トランジスタ（Ｑ３）および第４トランジスタ（Ｑ４）が前記第１トランジスタ（Ｑ１）および第２トランジスタ（Ｑ２）に接続されて前記差動カスコード構成を成し、前記第１回路ブロックは、前記第１トランジスタ（Ｑ１）および前記第２トランジスタ（Ｑ２）の２つの駆動不可能な端子と一致する２つの第１端子と、前記第３トランジスタ（Ｑ３）および第４トランジスタ（Ｑ４）の駆動不可能な端子と一致する２つの第２端子と、ならびに、前記第１トランジスタ（Ｑ１）および第２トランジスタ（Ｑ２）の駆動可能な端子と一致する２つのさらなる端子と、を有し、前記増幅器は、２つの入力端子および２つの出力端子を有することを特徴とする先行請求項のいずれか１項に記載の増幅器。
11. 第１抵抗器（Ｒｃ１）および第２抵抗器（Ｒｃ２）の組を２つ備え、この抵抗器の組は、第１回路ブロックの前記２つの第２端子に接続され、さらに２つのトランジスタ（Ｑ７、Ｑ８）が、前記第３トランジスタ（Ｑ３）および前記第４トランジスタ（Ｑ４）の駆動不可能な端子に接続され、それらとともに２つの差動段を成す２つの駆動不可能な端子を有し、前記さらなる２つのトランジスタの他の２つの駆動不可能な端子は、前記２組の抵抗器の共通端子に接続されたことを特徴とする請求項１０に記載の増幅器。
12. 前記第１回路ブロック（１）は、カスコード構成で接続された２つのトランジスタ（Ｑ
    １１、Ｑ１２）を備え、前記２つのトランジスタの第１トランジスタ（Ｑ１１）は、増幅器の入力端子と結合した入力端子を有し、前記第１回路ブロックは、前記２つのトランジスタの第１トランジスタ（Ｑ１１）の駆動不可能な端子と一致する第１端子と、前記２つのトランジスタの第２トランジスタ（Ｑ１２）の駆動不可能な端子と一致する第２端子と、および前記第１トランジスタ（Ｑ１１）の駆動可能な端子と一致するさらにもう１つの端子と、を有し、前記増幅器は、入力端子および出力端子を有することを特徴とする請求項１〜９のいずれか１項に記載の増幅器。
13. 第１回路ブロックの第２端子に接続された一組の第１抵抗器（Ｒｃ１）および第２抵抗
    器（Ｒｃ２）を備えること、もう１つのトランジスタ（Ｑ７７）が、前記第２のトランジスタ（Ｑ１２）の駆動不可能な端子に接続される駆動不可能な端子を有して差動段を成し、前記もう１つのトランジスタの駆動不可能な端子は、前記一組の抵抗器の共通端子に接続されることを特徴とする請求項１２に記載の増幅器。
    
    
    
    
    
    
    
    
    
    
    
    
    

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