JP2004304775A - 可変インピーダンス回路、可変利得型差動増幅器、乗算器、高周波回路および差動分布型増幅器 - Google Patents

可変インピーダンス回路、可変利得型差動増幅器、乗算器、高周波回路および差動分布型増幅器 Download PDF

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Abstract

【課題】 動作電流を変化させることなく低歪み化を実現することができる可変利得型差動増幅器およびそれを用いた乗算器を提供することである。
【解決手段】 トランジスタ１，２のコレクタは、それぞれ抵抗３，４を介して電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。トランジスタ１，２のエミッタは、それぞれ抵抗５，６を介して接地端子に接続されている。トランジスタ１，２のエミッタに接続されるノードＮ１，Ｎ２間には、シャント抵抗７、ＦＥＴ９およびシャント抵抗８が直列に接続されている。ＦＥＴ９のゲートは、抵抗１０を介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続されている。シャント抵抗７，８およびＦＥＴ９が可変抵抗回路２０を構成する。
【選択図】 図１

Description

本発明は、可変インピーダンス回路、それを用いた可変利得型差動増幅器、それを用いた乗算器および差動分布型増幅器ならびにそれらを用いた高周波回路に関する。
従来より、可変利得型差動増幅器（可変利得機能付差動増幅回路）が用いられている。バイポーラトランジスタ、ＭＯＳＦＥＴ（金属酸化物電界効果トランジスタ）等のＳｉ（シリコン）デバイスを用いた集積回路では、可変利得型差動増幅器として、ギルバート型構成を有する増幅器およびＯＴＡ（オペレーショナルトランスコンダクタンス増幅器：operational transconductance amplifier）構成を有する増幅器が主流となっている。
ギルバート型構成を有する増幅器は、広い可変利得範囲を有するが、消費電力や雑音特性の面で劣っている。そのため、移動体通信等では、一般的に、差動増幅器にＦＥＴスイッチ等からなる可変抵抗回路を設けたＯＴＡ構成が用いられる。
図３５はＯＴＡ構成を有する従来の可変利得型差動増幅器の構成を示す回路図である。
図３５の可変利得型差動増幅器は、バイポーラトランジスタ（以下、トランジスタと略記する）１０１，１０２、抵抗１０３，１０４，１０５，１０６およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１０７により構成される。ＦＥＴ１０７が可変抵抗回路５０を構成する。
トランジスタ１０１のベースは入力信号ＲＦｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジスタ１０２のベースは入力信号ＲＦｉｎ（−）を受ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉｎ（＋），ＲＦｉｎ（−）は、差動入力である。トランジスタ１０１，１０２のコレクタは、それぞれ抵抗１０３，１０４を介して電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。トランジスタ１０１，１０２のエミッタは、それぞれ抵抗１０５，１０６を介して接地端子に接続されている。また、トランジスタ１０１，１０２のコレクタは、それぞれ出力端子ＮＯ１，ＮＯ２に接続されている。出力端子ＮＯ１，ＮＯ２からそれぞれ出力信号ＲＦｏｕｔ（−），ＲＦｏｕｔ（＋）が導出される。出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）は差動出力である。
トランジスタ１０１，１０２のエミッタに接続されるノードＮ１，Ｎ２間には、ＦＥＴ１０７が接続されている。ＦＥＴ１０７のゲートは、抵抗１１０を介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続されている。
図３５の可変利得型差動増幅器では、ＦＥＴ１０７のゲートに制御電圧ＡＧＣを印加してＦＥＴ１０７のソース・ドレイン間抵抗を変化させることにより、利得制御を行う。例えば、ＦＥＴ１０７をオン状態にすれば、最大利得および低雑音特性が得られる。この場合、微小な高周波信号の増幅に適している。また、ＦＥＴ１０７をオフ状態にすれば、減衰量が最大（最小利得）となり、歪み特性が向上する。この場合、電界強度が高い状態での混変調に強くなる。
ギルバート型乗算器においても、ＯＴＡ構成を有する可変利得型差動増幅器と同様の構成が提案されている。
図３６は高周波受信機に用いられる従来の差動入出力高周波回路の構成を示す図である。
図３６の差動入出力高周波回路は、可変利得型増幅器６１０、乗算器６２０および可変利得型中間周波帯増幅器（以下、ＩＦ帯増幅器と呼ぶ）６３０により構成される。可変利得型増幅器６１０には差動信号が入力され、可変利得型ＩＦ帯増幅器６３０から増幅された差動信号が出力される。可変利得型増幅器６１０および可変利得型ＩＦ帯増幅器６３０には、利得を制御するための制御電圧ＡＧＣが与えられる。
可変利得型増幅器６１０は可変利得機能を有する差動増幅器からなり、乗算器６２０は可変利得機能を有さないギルバート型乗算器からなり、ＩＦ帯増幅器６３０は可変利得機能を有する差動増幅器からなる。
したがって、このような差動入出力高周波回路では、初段に用いる差動増幅器のダイナミックレンジが高周波受信機のダイナミックレンジに大きく影響することになる。この場合、ギルバート型乗算器が最適な動作状態とならず、ダイナミックレンジが小さくなる。
そこで、高周波増幅器、ミキサおよび中間周波検波回路を有する受信装置において高周波増幅器およびミキサの利得を制御するＡＧＣ（自動利得制御)回路を設けることが提案されている（例えば、特許文献１参照）。
マイクロ波帯からミリ波帯で１オクターブ以上の周波数帯域にわたって動作する増幅器として分布型増幅器がよく知られている（例えば特許文献２〜４参照）。
図３７は従来の分布型増幅器の構成の一例を示す回路図である。分布型増幅器は複数のトランジスタＴＲ１〜ＴＲ４を有し、複数のトランジスタＴＲ１〜ＴＲ４のゲート（入力端子）が高インピーダンス伝送線路またはインダクタンス素子からなる誘導性素子ＩＬ１〜ＩＬ４により接続され、複数のトランジスタＴＲ１〜ＴＲ４のドレイン（出力端子）が高インピーダンス伝送線路またはインダクタンス素子からなる誘導性素子ＯＬ１〜ＯＬ４により接続される。それにより、各トランジスタＴＲ１〜ＴＲ４の寄生容量（入力側のゲート・ソース間容量および出力側のドレイン・ソース間容量）とこれらの誘導性素子ＩＬ１〜ＩＬ４，ＯＬ１〜ＯＬ４により擬似伝送線路が構成される。その結果、広帯域で入出力インピーダンスの整合が得られる。一般に、分布型増幅器は、トランジスタの段数が多いほど広帯域で動作する。
特開平５−３０００３９号公報 特開平９−２５２２２８号公報 特開平１１−８８０７９号公報 特開２００３−２０９４４８号公報 特開２００３−２９８３７０号公報
しかしながら、図３５に示した可変利得型差動増幅器においては、可変抵抗回路５０がＦＥＴのピンチオフ電圧近傍の制御電圧の領域で強い非線形性を有している。それにより、特定の制御電圧の近傍で歪み特性が劣化する。したがって、連続的な利得制御を行う場合に、ＦＥＴにおいて波形歪みが増大する制御電圧が与えられたときに可変利得型差動増幅器の歪み特性が劣化する。
可変利得型差動増幅器において、歪み特性を改善するためにトランジスタ１０１，１０２のエミッタ抵抗を増加させることが考えられる。しかしながら、この場合、可変利得型差動増幅器の動作電流が利得の変化に応じて変化することになる。
用途によっては、動作電流を変化させることなく可変利得型差動増幅器の歪みを改善することが望まれる場合がある。
また、図３５の可変利得型差動増幅器においては、入力電力レベルが一定の場合、高利得時には出力電力レベルが高くなり、入出力特性が飽和し易くなる。これは、可変利得型差動増幅器の動作電流が利得の変化に応じて変化しないからである。
用途によっては、出力電力レベルに応じて動作電流を設定することにより入出力特性の飽和を抑制することが望まれる場合がある。
さらに、図３５の可変利得型差動増幅器を用いた従来の受信装置では、十分に高いダイナミックレンジが実現されていない。
分布型増幅器は例えば高速デジタル信号伝送システムに用いられる。このような高速デジタル信号伝送システムでは、入力レベルが変動した場合に利得を変化させるために増幅器が可変利得機能を有することが有効である。
そこで、分布型増幅器の各増幅部にカスコード接続されたトランジスタを用い、これらのトランジスタを個別にオンおよびオフさせる構成が提案されている（特許文献４参照）。
しかしながら、トランジスタを個別にオンおよびオフさせる構成では、利得が離散的にしか変化しない。
本発明の目的は、動作電流を変化させることなく低歪み化を実現することができる可変インピーダンス回路、それを用いた可変利得型差動増幅器およびそれを用いた乗算器を提供することである。
本発明の他の目的は、入出力特性の飽和を抑制するとともに低歪み化を実現することができる可変インピーダンス回路、それを用いた可変利得型差動増幅器およびそれを用いた乗算器を提供することである。
本発明のさらに他の目的は、十分に高いダイナミックレンジを実現することができるとともに低歪み化を実現することができる高周波回路を提供することである。
本発明のさらに他の目的は、広帯域で利得を連続的に変化させることができる差動分布型増幅器を提供することである。
なお、本発明おいて、乗算器には、混合器も含まれる。
第１の発明に係る可変利得型差動増幅器は、第１の入力信号を受ける第１の端子、第１の負荷を介して第１の電位に接続される第２の端子および第１のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第１のトランジスタと、第２の入力信号を受ける第１の端子、第２の負荷を介して第１の電位に接続される第２の端子および第２のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第２のトランジスタと、第１のトランジスタの第３の端子と第２のトランジスタの第３の端子との間に接続された可変インピーダンス回路とを備え、可変インピーダンス回路は、第１のトランジスタの第３の端子と第２のトランジスタの第３の端子との間に直列に接続された第１の抵抗要素、可変インピーダンス素子および第２の抵抗要素を含み、可変インピーダンス素子の制御端子に制御電圧が与えられるものである。
本発明に係る可変利得型差動増幅器においては、第１および第２の入力信号が第１および第２のトランジスタにより差動増幅される。この場合、制御電圧に応じて可変インピーダンス回路の可変インピーダンス素子のインピーダンスが変化し、可変利得型差動増幅器の利得が変化する。
また、可変インピーダンス回路の第１および第２の抵抗要素により歪み特性が改善される。このとき、第１および第２のトランジスタに流れる動作電流は変化しない。したがって、動作電流を変化させることなく、低歪化を実現することができる。
第２の発明に係る乗算器は、第１の端子、第２の端子および第３の端子を有する第１、第２、第３、第４、第５および第６のトランジスタと、可変インピーダンス回路とを備え、第１のトランジスタの第１の端子は第１の入力信号を受け、第２の端子は第１の負荷を介して第１の電位に接続され、第３の端子は第５のトランジスタの第２の端子に接続され、第２のトランジスタの第１の端子は第２の入力信号を受け、第２の端子は第２の負荷を介して第１の電位に接続され、第３の端子は第５のトランジスタの第２の端子に接続され、第３のトランジスタの第１の端子は第２の入力信号を受け、第２の端子は第１の負荷を介して第１の電位に接続され、第３の端子は第６のトランジスタの第２の端子に接続され、第４のトランジスタの第１の端子は第１の入力信号を受け、第２の端子は第２の負荷を介して第１の電位に接続され、第３の端子は第６のトランジスタの第２の端子に接続され、第５のトランジスタの第１の端子は第３の入力信号を受け、第３の端子は第１のインピーダンス素子を介して第２の電位に接続され、第６のトランジスタの第１の端子は第４の入力信号を受け、第３の端子は第２のインピーダンス素子を介して第２の電位に接続され、可変インピーダンス回路は、第５のトランジスタの第３の端子と第６のトランジスタの第３の端子との間に直列に接続された第１の抵抗要素、可変インピーダンス素子および第２の抵抗要素を含み、可変インピーダンス素子の制御端子に制御電圧が与えられるものである。
本発明に係る乗算器においては、第１〜第４のトランジスタにより第１および第２の入力信号が差動増幅され、第５および第６のトランジスタにより第３および第４の入力信号が差動増幅され、第１および第２の入力信号の差動増幅の結果と第３および第４の入力信号の差動増幅の結果とが乗算される。この場合、制御電圧に応じて可変インピーダンス回路の可変インピーダンス素子のインピーダンスが変化し、乗算器の利得が変化する。
また、可変インピーダンス回路の第１および第２の抵抗要素により歪み特性が改善される。このとき、第５および第６のトランジスタに流れる動作電流は変化しない。したがって、動作電流を変化させることなく低歪化を実現することができる。
第３の発明に係る可変インピーダンス回路は、等電位が与えられる第１および第２のノードと、第１のノードと第２のノードとの間に直列に接続された第１の抵抗要素、可変インピーダンス素子および第２の抵抗要素とを含み、可変インピーダンス素子の制御端子に制御電圧が与えられるものである。
本発明に係る可変インピーダンス回路においては、制御電圧を変化させることにより、第１のノードと第２のノードとの間が等電位の状態で第１のノードと第２のノードとの間のインピーダンスを変化させることができる。この場合、第１のノードおよび第２のノードの電位が等しいので、第１の抵抗要素、可変インピーダンス素子および第２の抵抗要素に電流が流れない。
したがって、この可変インピーダンス回路を可変利得型増幅器または乗算器に用いた場合、消費電力を低減することができる。
第４の発明に係る可変利得型差動増幅器は、第１の入力信号を受ける第１の端子、第１の負荷を介して第１の電位に接続される第２の端子および第１のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第１のトランジスタと、第２の入力信号を受ける第１の端子、第２の負荷を介して第１の電位に接続される第２の端子および第２のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第２のトランジスタと、第１のトランジスタの第３の端子と第２のトランジスタの第３の端子との間に接続された可変インピーダンス回路とを備え、可変インピーダンス回路は、第１のトランジスタの第３の端子と第２のトランジスタの第３の端子との間に直列に接続された第１および第２の可変インピーダンス素子と、第１の可変インピーダンス素子と第２の可変インピーダンス素子との接続点と第２の電位との間に接続された抵抗要素とを含み、第１および第２の可変インピーダンス素子の制御端子に制御電圧が与えられるものである。
本発明に係る可変利得型差動増幅器においては、第１および第２の入力信号が第１および第２のトランジスタにより差動増幅される。この場合、制御電圧に応じて可変インピーダンス回路の第１および第２の可変インピーダンス素子のインピーダンスが変化し、可変利得型差動増幅器の利得が変化する。
また、高利得時に動作電流が増加し、低利得時（減衰時）に動作電流が減少する。それにより、高利得時の入出力特性の飽和が改善される。その結果、入出力特性の線形性が高くなり、歪み特性が改善される。
第５の発明に係る乗算器は、第１の端子、第２の端子および第３の端子を有する第１、第２、第３、第４、第５および第６のトランジスタと、可変インピーダンス回路とを備え、第１のトランジスタの第１の端子は第１の入力信号を受け、第２の端子は第１の負荷を介して第１の電位に接続され、第３の端子は第５のトランジスタの第２の端子に接続され、第２のトランジスタの第１の端子は第２の入力信号を受け、第２の端子は第２の負荷を介して第１の電位に接続され、第３の端子は第５のトランジスタの第２の端子に接続され、第３のトランジスタの第１の端子は第２の入力信号を受け、第２の端子は前記第１の負荷を介して第１の電位に接続され、第３の端子は第６のトランジスタの第２の端子に接続され、第４のトランジスタの第１の端子は第１の入力信号を受け、第２の端子は第２の負荷を介して第１の電位に接続され、第３の端子は第６のトランジスタの第２の端子に接続され、第５のトランジスタの第１の端子は第３の入力信号を受け、第３の端子は第１のインピーダンス素子を介して第２の電位に接続され、第６のトランジスタの第１の端子は第４の入力信号を受け、第３の端子は第２のインピーダンス素子を介して第２の電位に接続され、可変インピーダンス回路は、第５のトランジスタの第３の端子と第６のトランジスタの第３の端子との間に直列に接続された第１および第２の可変インピーダンス素子と、第１の可変インピーダンス素子と第２の可変インピーダンス素子との接続点と第２の電位との間に接続された抵抗要素とを含み、第１および第２の可変インピーダンス素子の制御端子に制御電圧が与えられるものである。
本発明に係る乗算器においては、第１〜第４のトランジスタにより第１および第２の入力信号が差動増幅され、第５および第６のトランジスタにより第３および第４の入力信号が差動増幅され、第１および第２の入力信号の差動増幅の結果と第３および第４の入力信号の差動増幅の結果とが乗算される。この場合、制御電圧に応じて可変インピーダンス回路の第１および第２の可変インピーダンス素子のインピーダンスが変化し、乗算器の利得が変化する。
また、高利得時に動作電流が増加し、低利得時（減衰時）に動作電流が減少する。それにより、高利得時の入出力特性の飽和が改善される。その結果、入出力特性の線形性が高くなり、歪み特性が改善される。
第６の発明に係る可変インピーダンス回路は、第１、第２、第３、第４および第５のノードと、第１のノードと第２のノードとの間に直列に接続された第１および第２の可変インピーダンス素子と、第１のノードと第３のノードとの間に接続された第１の抵抗要素と、第２のノードと第４のノードとの間に接続された第２の抵抗要素と、第１の可変インピーダンス素子と第２の可変インピーダンス素子との接続点と第５のノードとの間に接続された第３の抵抗要素とを備え、第１、第２、第３、第４および第５のノードにそれぞれ第１、第２、第３、第４および第５の電位が与えられ、第１および第２の電位は等しく、第１および第２の可変インピーダンス素子の制御端子に制御電圧が与えられるものである。
本発明に係る可変インピーダンス回路においては、制御電圧に応じて第１、第２および第３の抵抗素子に流れる電流を変化させることができる。それにより、可変インピーダンス回路が可変電流源として働く。
したがって、この可変インピーダンス回路を可変利得増幅回路または乗算器に用いた場合、利得の変化に応じて動作電流を変化させることができる。その結果、入出力特性の飽和を抑制し、低歪み化を実現することができる。
第７の発明に係る可変インピーダンス回路は、第６の発明に係る可変インピーダンス回路の構成において、第３、第４および第５の電位は第１および第２の電位と異なり、第３、第４および第５の電位は等しいものである。
この場合、第１の抵抗要素および第２の抵抗要素に流れる電流が等しくなる。
第８の発明に係る高周波回路は、第１および第２の入力信号を受ける第１または第４の発明に係る差動増幅器と、第２または第５の発明に係る乗算器とを備え、差動増幅器の第１および第２のトランジスタの第２の端子の出力信号が乗算器の第５および第６のトランジスタの第１の端子に第３および第４の入力信号として与えられ、差動増幅器の可変インピーダンス回路に第１の制御電圧が与えられ、乗算器の可変インピーダンス回路に第２の制御電圧が与えられるものである。
本発明に係る高周波回路において、第１の制御電圧を変化させることにより差動増幅器の利得を変化させることができ、第２の制御電圧を変化させることにより乗算器の利得を変化させることができる。この場合、差動増幅器および乗算器の利得範囲は、差動増幅器の利得範囲と乗算器の利得範囲との掛け合わされた範囲となる。
入力電力レベルが低い場合には、可変インピーダンス回路のインピーダンスが最も低くなるように制御電圧を印加する。このとき、差動増幅器および乗算器は、同時に最大の利得および最小の雑音指数で動作する。したがって、この高周波回路では、低入力電力レベル時に受信感度が最大になる。
逆に、入力電力レベルが高い場合には、可変インピーダンス回路のインピーダンスが最も高くなるように制御電圧を印加する。このとき、差動増幅器および乗算器は、同時に最小の利得で動作する。したがって、この高周波回路は、高入力電力レベル時に最大の減衰量で動作するので、相互変調歪みおよび混変調が最小となる。
このように、差動増幅器および乗算器の両方で利得を制御することにより、高いダイナミックレンジを有する高周波回路が実現される。
特に、第１または第４の発明に係る差動増幅器および第２または第５の発明に係る乗算器が用いられることにより、歪み特性が向上する。
第９の発明に係る高周波回路は、差動増幅器と、乗算器とを備え、差動増幅器は、第１の入力信号を受ける第１の端子、第１の負荷を介して第１の電位に接続される第２の端子および第１のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第１のトランジスタと、第２の入力信号を受ける第１の端子、第２の負荷を介して第１の電位に接続される第２の端子および第２のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第２のトランジスタと、第１のトランジスタの第３の端子と第２のトランジスタの第３の端子との間に接続され、第１の制御電圧に応じて変化するインピーダンスを有する第１の可変インピーダンス回路とを含み、乗算器は、第１の端子、第２の端子および第３の端子を有する第１、第２、第３、第４、第５および第６のトランジスタと、第２の可変インピーダンス回路とを含み、第１のトランジスタの第１の端子は第３の入力信号を受け、第２の端子は第１の負荷を介して第１の電位に接続され、第３の端子は第５のトランジスタの第２の端子に接続され、第２のトランジスタの第１の端子は第２の入力信号を受け、第２の端子は第２の負荷を介して第１の電位に接続され、第３の端子は第５のトランジスタの第２の端子に接続され、第３のトランジスタの第１の端子は第４の入力信号を受け、第２の端子は第１の負荷を介して第１の電位に接続され、第３の端子は第６のトランジスタの第２の端子に接続され、第４のトランジスタの第１の端子は第３の入力信号を受け、第２の端子は第２の負荷を介して第１の電位に接続され、第３の端子は第６のトランジスタの第２の端子に接続され、第５のトランジスタの第１の端子は第５の入力信号を受け、第３の端子は第１のインピーダンス素子を介して第２の電位に接続され、第６のトランジスタの第１の端子は第６の入力信号を受け、第３の端子は第２のインピーダンス素子を介して第２の電位に接続され、第２の可変インピーダンス回路は、第５のトランジスタの第３の端子と第６のトランジスタの第３の端子との間に接続され、第２の制御電圧に応じて変化するインピーダンスを有し、差動増幅器の第１および第２のトランジスタの第２の端子の出力信号が乗算器の第５および第６のトランジスタの第１の端子に第５および第６の入力信号として与えられるものである。
本発明に係る高周波回路において、第１の制御電圧を変化させることにより差動増幅器の利得を変化させることができ、第２の制御電圧を変化させることにより乗算器の利得を変化させることができる。この場合、差動増幅器および乗算器の利得範囲は、差動増幅器の利得範囲と乗算器の利得範囲との掛け合わされた範囲となる。
入力電力レベルが低い場合には、可変インピーダンス回路のインピーダンスが最も低くなるように制御電圧を印加する。このとき、差動増幅器および乗算器は、同時に最大の利得および最小の雑音指数で動作する。したがって、この高周波回路では、低入力電力レベル時に受信感度が最大になる。
逆に、入力電力レベルが高い場合には、可変インピーダンス回路のインピーダンスが最も高くなるように制御電圧を印加する。このとき、差動増幅器および乗算器は、同時に最小の利得で動作する。したがって、この高周波回路は、高入力電力レベル時に最大の減衰量で動作するので、相互変調歪みおよび混変調が最小となる。
このように、差動増幅器および乗算器の両方で利得を制御することにより、高いダイナミックレンジを有する高周波回路が実現される。
第１０の発明に係る高周波回路は、第８または第９の発明に係る高周波回路の構成において、第１および第２の制御電圧は共通の電圧であるものである。
この場合、共通の電圧により差動増幅器および乗算器の両方の利得を制御することができる。
第１１の発明に係る高周波回路は、第８〜第１０のいずれかの発明に係る高周波回路の構成において、第１および第２の入力信号は所定の周波数範囲の信号であり、第１および第２の出力信号は一定の周波数の信号であるものである。
この場合、所定の周波数範囲の第１および第２の入力信号を一定の周波数の第１および第２の出力信号に変換することができる。
第１２の発明に係る高周波回路は、第８〜第１１のいずれかの発明に係る高周波回路の構成において、差動増幅器は、第１または第４の発明に係る差動増幅器を含むものである。この場合、歪み特性が向上する。
第１３の発明に係る高周波回路は、第８〜第１２のいずれかの発明に係る高周波回路の構成において、乗算器は、第２または第５の発明に係る乗算器を含むものである。この場合、歪み特性が向上する。
第１４の発明に係る高周波回路は、所定の周波数範囲の第１および第２の入力信号を受ける可変利得型差動増幅器と、可変利得型差動増幅器の出力信号を受け、一定の周波数の第１および第２の出力信号を導出する可変利得型乗算器とを備え、可変利得型差動増幅器および可変利得型乗算器の利得は共通の制御電圧により制御されるものである。
本発明に係る高周波回路において、所定の周波数範囲の第１および第２の入力信号を一定の周波数の第１および第２の出力信号に変換することができる。また、共通の制御電圧により可変利得型差動増幅器および可変利得型乗算器の利得が制御される。この場合、可変利得型差動増幅器および可変利得型乗算器の利得範囲は、可変利得差動増幅器の利得範囲と可変利得型乗算器の利得範囲との掛け合わされた範囲となる。
入力電力レベルが低い場合には、可変利得型差動増幅器および可変利得型乗算器を同時に最大の利得および最小の雑音指数で動作させる。それにより、この高周波回路では、低入力電力レベル時に受信感度が最大になる。
逆に、入力電力レベルが高い場合には、可変利得型差動増幅器および可変利得型乗算器を同時に最小の利得で動作させる。それにより、この高周波回路は、高入力電力レベル時に最大の減衰量で動作するので、相互変調歪みおよび混変調が最小となる。
このように、可変利得型差動増幅器および可変利得型乗算器の両方で利得を制御することにより、高いダイナミックレンジを有する高周波回路が実現される。
第１５の発明に係る差動分布型増幅器は、複数の誘導性要素により構成され、第１の入力信号を受ける第１の伝送回路と、複数の誘導性要素により構成され、第２の入力信号を受ける第２の伝送回路と、複数の誘導性要素により構成された第３の伝送回路と、複数の誘導性要素により構成された第４の伝送回路と、複数の差動増幅器とを備え、複数の差動増幅器の各々は、第１の伝送回路の複数の誘導性要素のいずれかに接続される第１の端子、第３の伝送回路の複数の誘導性要素のいずれかに接続される第２の端子、および第３の端子を有する第１のトランジスタと、第２の伝送回路の複数の誘導性要素のいずれかに接続される第１の端子、第４の伝送回路の複数の誘導性要素のいずれかに接続される第２の端子、および第３の端子を有する第２のトランジスタと、第１のトランジスタの第３の端子と第２のトランジスタの第３の端子との間に接続された可変インピーダンス回路とを備え、可変インピーダンス回路は、第１のトランジスタの第３の端子と第２のトランジスタの第３の端子との間に直列に接続された第１および第２の可変インピーダンス素子と、第１の可変インピーダンス素子と第２の可変インピーダンス素子との接続点と基準電位との間に接続された抵抗要素とを含み、第１および第２の可変インピーダンス素子の制御端子に制御電圧が与えられるものである。
本発明に係る差動分布型増幅器においては、第１および第２の入力信号が第１および第２の伝送回路を通して複数の差動増幅器に与えられ、複数の差動増幅器の第１および第２のトランジスタにより差動増幅される。複数の差動増幅器により増幅された信号は、第３および第４の伝送回路を通して第１および第２の出力信号として出力される。
この場合、複数の差動増幅器の第１および第２のトランジスタの入力側の寄生容量と第１および第２の伝送回路の複数の誘導性要素とにより入力側の擬似伝送線路が構成され、第１および第２のトランジスタの出力側の寄生容量と第３および第４の伝送回路の複数の誘導性要素とにより出力側の擬似伝送線路が構成される。それにより、広帯域にわたって入出力インピーダンス整合を得ることができる。
また、複数の差動増幅器において制御電圧に応じて第１および第２の可変インピーダンス素子のインピーダンスが変化し、利得が変化する。このように、本発明に係る差動分布型増幅器は利得可変機能を有する複数の差動増幅器により構成されるので、広帯域にわたって利得を連続的に変化させることができる。
第１６の発明に係る差動分布型増幅器は、第１５の発明に係る差動分布型増幅器の構成において、抵抗要素は定電流源を含むものである。この場合、動作電流を安定化することができる。
第１７の発明に係る差動分布型増幅器は、第１５の発明に係る差動分布型増幅器の構成において、複数の差動増幅器の各々は、第１のトランジスタの第３の端子と基準電位との間に接続された第１のインピーダンス素子と、第２のトランジスタの第３の端子と基準電位との間に接続された第２のインピーダンス素子とをさらに含むものである。
この場合、高利得時に動作電流が増加し、低利得時（減衰時）に動作電流が減少する。それにより、高利得時の入出力特性の飽和が改善される。その結果、入出力特性の線形性が高くなり、歪み特性が改善される。
第１８の発明に係る差動分布型増幅器は、第１７の発明に係る差動分布型増幅器の構成において、第１および第２のインピーダンス素子は抵抗を含むものである。この場合、各差動増幅器の構成が簡単になる。
第１９の発明に係る差動分布型増幅器は、第１７の発明に係る差動分布型増幅器の構成において、第１および第２のインピーダンス素子は定電流源を含むものである。この場合、動作電流を安定化することができる。
第２０の発明に係る差動分布型増幅器は、第１７〜第１９のいずれかの発明に係る差動分布型増幅器の構成において、抵抗要素は定電流源を含むものである。この場合、動作電流を安定化することができる。
第２１の発明に係る差動分布型増幅器は、第１５〜第２０のいずれかの発明に係る差動分布型増幅器の構成において、複数の差動増幅器の各々は、バイアス電圧を受ける第１の端子を有する第３のトランジスタと、バイアス電圧を受ける第１の端子を有する第４のトランジスタとをさらに含み、第１および第３のトランジスタはカスコード接続され、第２および第４のトランジスタはカスコード接続され、第１のトランジスタの第２の端子は、第３のトランジスタを介して第３の伝送回路の複数の誘導性要素のいずれかに接続され、第２のトランジスタの第２の端子は、第４のトランジスタを介して第４の伝送回路の複数の誘導性要素のいずれかに接続されたものである。
この場合、各差動増幅器がカスコード接続された第１〜第４のトランジスタにより構成されているので、差動分布型増幅器の周波数特性が向上する。
第１の発明に係る可変利得型差動増幅回路によれば、動作電流を変化させることなく低歪み化を実現することができる。
第２の発明に係る乗算器によれば、動作電流を変化させることなく低歪み化を実現することができる。
第３の発明に係る可変インピーダンス回路を可変利得型増幅器または乗算器に用いた場合には、消費電力を低減することができる。
第４の発明に係る可変利得型差動増幅器によれば、入出力特性の飽和を抑制するとともに低歪み化を実現することができる。
第５の発明に係る乗算器によれば、入出力特性の飽和を抑制するとともに低歪み化を実現することができる。
第６の発明に係る可変インピーダンス回路によれば、入出力特性の飽和を抑制するとともに低歪み化を実現することができる。
第７の発明に係る可変インピーダンス回路においては、第１および２の抵抗要素に流れる電流が等しくなる。
第８〜第１４の発明に係る高周波回路によれば、十分に高いダイナミックレンジを実現することができるとともに低歪み化を実現することができる。
第１５〜第２１の発明に係る差動分布型増幅器によれば、広帯域で利得を連続的に変化させることができる。
（第１の実施の形態）
図１は本発明の第１の実施の形態における可変利得型差動増幅器の構成を示す回路図である。
図１の可変利得型差動増幅器は、バイポーラトランジスタ（以下、トランジスタと略記する）１，２、抵抗３，４，５，６，１０、シャント抵抗７，８およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）９により構成される。シャント抵抗７，８およびＦＥＴ９が可変抵抗回路２０を構成する。抵抗３，４，５，６はバイアス電位を決める。
トランジスタ１のベースは入力信号ＲＦｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジスタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉｎ（＋），ＲＦｉｎ（−）は、差動入力である。トランジスタ１，２のコレクタは、それぞれ抵抗３，４を介して電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。トランジスタ１，２のエミッタは、それぞれ抵抗５，６を介して接地端子に接続されている。また、トランジスタ１，２のコレクタは、それぞれ出力端子ＮＯ１，ＮＯ２に接続されている。出力端子ＮＯ１，ＮＯ２からそれぞれ出力信号ＲＦｏｕｔ（−），ＲＦｏｕｔ（＋）が導出される。出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）は差動出力である。
トランジスタ１，２のエミッタに接続されるノードＮ１，Ｎ２間には、シャント抵抗７、ＦＥＴ９およびシャント抵抗８が直列に接続されている。ＦＥＴ９のゲートは、抵抗１０を介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続されている。
抵抗３，４は等しい抵抗値Ｒｃを有し、抵抗５，６は等しい抵抗値Ｒｅを有し、シャント抵抗７，８は等しい抵抗値Ｒｓｈを有する。
本実施の形態では、トランジスタ１が第１のトランジスタに相当し、トランジスタ２が第２のトランジスタに相当し、抵抗７，８が第１および第２の抵抗要素に相当し、ＦＥＴ９が可変インピーダンス素子に相当する。また、抵抗３が第１の負荷に相当し、抵抗４が第２の負荷に相当し、抵抗５が第１のインピーダンス素子に相当し、抵抗６が第２のインピーダンス素子に相当する。さらに、可変抵抗回路２０が可変インピーダンス回路に相当する。
次に、図２（ａ），（ｂ），（ｃ）を用いて図１の可変利得型差動増幅器の動作を説明する。図２（ａ）は図１の可変利得型差動増幅器のトランジスタ１を含む片側半分を示し、図２（ｂ）は図１の可変利得型差動増幅器のトランジスタ１，２、抵抗５，６および模式化された可変抵抗回路２０を示す。また、図２（ｃ）は比較例の差動増幅器またはギルバート型乗算器における高い入力電力レベル時の相互変調歪みの改善方法を示す図である。
図２（ｃ）の示す比較例では、高い入力レベル時の相互変調歪みを改善するために、トランジスタ１，２のエミッタとノードＮ１，Ｎ２との間に抵抗５１，６１を挿入することによりＦＥＴ９での歪みを緩和している。
しかしながら、比較例の構成では、抵抗５１，６１に電圧降下が発生し、動作電流が変化してしまう。
これに対して、図１の可変利得型差動増幅器では、以下に説明するように、可変利得制御回路として働くＦＥＴ９の両端にシャント抵抗７，８を接続することにより、動作電流を変化させることなく低歪み化を図ることができる。
まず、図２（ａ）に基づいてバイアス電圧および動作電流の決定方法を説明する。ここで、電源電圧をＶｃｃとし、トランジスタ１のベース電圧をＶｂｂとし、コレクタ電圧をＶｃとし、エミッタ電圧をＶｅとし、ベース・エミッタ電圧をＶｂｅとし、コレクタ・エミッタ電圧をＶｃｅとする。また、トランジスタ１のコレクタ抵抗（抵抗３の抵抗値）をＲｃとし、エミッタ抵抗（抵抗５の抵抗値）をＲｅとし、コレクタ電流をＩｃｃ、エミッタ電流をＩｅｅとすれば、次式（１）〜（５）が成立する。
Ｖｂｂ＝Ｖｂｅ＋Ｖｅ＝Ｖｂｅ＋Ｒｅ・Ｉｅｅ …（１）
Ｉｅｅ＝（Ｖｂｂ−Ｖｂｅ）／Ｒｅ …（２）
Ｖｃｃ＝Ｉｃｃ・Ｒｃ＋Ｖｃｅ＋Ｖｅ
＝Ｉｃｃ・Ｒｃ＋Ｖｃｅ＋Ｒｅ・Ｉｅｅ …（３）
Ｉｃｃ≒Ｉｅｅ …（４）
Ｖｃｃ＝Ｉｃｃ・（Ｒｃ＋Ｒｅ）＋Ｖｃｅ …（５）
ここで、図２（ａ）の回路では、動作電流はエミッタ電流Ｉｅｅに等しい。上式（２）からベース電圧Ｖｂｅおよびエミッタ抵抗Ｒｅを決定すると、トランジスタ１の動作電流Ｉｅｅが決まる。エミッタ抵抗Ｒｅが減少すると、動作電流Ｉｅｅは増大することになる。
図２（ｂ）において、可変抵抗回路２０の抵抗値をｒとする。ここで、ノードＮ１，Ｎ２が同電位であれば、図２（ａ）の動作電流Ｉｅｅは次式（６）のようになる。
Ｉｅｅ＝２・（Ｖｂｂ−Ｖｂｅ）／Ｒｅ …（６）
上式（６）から、図２（ｂ）の回路の動作電流Ｉｅｅは可変抵抗回路２０の抵抗値ｒに依存せず、可変抵抗回路２０の抵抗値ｒが変化しても動作電流Ｉｅｅは一定となる。
したがって、図１の可変利得型差動増幅器では、動作電流Ｉｅｅを変化させることなく低歪み化を図ることができる。
ここで、図１の可変利得型差動増幅器の例では、トランジスタ１，２のエミッタ等のサイズとしては低雑音化に適した値を選択した。電源電圧Ｖｃｃを３Ｖとし、総回路電流（動作電流）が５ｍＡとなるように、抵抗３，４の抵抗値Ｒｃを２５０Ωとし、抵抗５，６の抵抗値Ｒｅを２５０Ωとし、シャント抵抗７，８の抵抗値Ｒｓｈを２５Ωとした。また、利得制御のために制御端子ＮＧに３Ｖ〜０Ｖの範囲内の制御電圧ＡＧＣを印加する。抵抗５，６による電圧降下は約０．６２Ｖとなり、シャント抵抗７，８の抵抗値Ｒｓｈを変更しても、総回路電流は変化しない。したがって、動作電流Ｉｅｅを変化させることなく歪み特性を改善できることがわかった。
（第２の実施の形態）
図３は本発明の第２の実施の形態におけるギルバート型乗算器（混合器）の構成を示す回路図である。
図３のギルバート型乗算器は、バイポーラトランジスタ（以下、トランジスタと略記する）１，２，３１，３２，３３，３４、抵抗３，４，５，６，１０、シャント抵抗７，８およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）９により構成される。シャント抵抗７，８およびＦＥＴ９が可変抵抗回路２０を構成する。抵抗３，４，５，６はバイアス電位を決める。
トランジスタ１のベースは入力信号ＲＦｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジスタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉｎ（＋），ＲＦｉｎ（−）は、差動入力である。トランジスタ１のコレクタと出力端子ＮＯ１，ＮＯ２との間にそれぞれトランジスタ３１，３２が挿入されている。また、トランジスタ２のコレクタと出力端子ＮＯ１，ＮＯ２との間にそれぞれトランジスタ３３，３４が挿入されている。トランジスタ３１，３４のベースは入力信号ＬＯｉｎ（＋）を受ける入力端子ＮＩ３に接続され、トランジスタ３２，３３のベースは入力信号ＬＯｉｎ（−）を受ける入力端子ＮＩ４に接続されている。入力信号ＬＯｉｎ（＋），ＬＯｉｎ（−）は差動入力である。トランジスタ３１，３３のコレクタは、抵抗３を介して電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。また、トランジスタ３２，３４のコレクタは、抵抗４を介して電源端子ＮＶＣに接続されている。
図３のギルバート型乗算器の他の部分の構成は、図１の可変利得型差動増幅器の構成と同様である。
本実施の形態では、トランジスタ３１が第１のトランジスタに相当し、トランジスタ３２が第２のトランジスタに相当し、トランジスタ３３が第３のトランジスタに相当し、トランジスタ３４が第４のトランジスタに相当し、トランジスタ１が第５のトランジスタに相当し、トランジスタ２が第６のトランジスタに相当する。シャント抵抗７，８が第１および第２の抵抗要素に相当し、ＦＥＴ９が可変インピーダンス素子に相当する。また、抵抗３が第１の負荷に相当し、抵抗４が第２の負荷に相当し、抵抗５が第１のインピーダンス素子に相当し、抵抗６が第２のインピーダンス素子に相当する。さらに、可変抵抗回路２０が可変インピーダンス回路に相当する。
ここで、一方の差動入力信号をＲＦ＝ＲＦｉｎ（＋）−ＲＦｉｎ（−）とし、他方の差動入力信号をＬＯ＝ＬＯｉｎ（＋）−ＬＯｉｎ（−）とし、差動出力信号をＩＦ＝ＩＦｏｕｔ（＋）−ＩＦｏｕｔ（−）とする。また、差動入力信号ＲＦの周波数をｆRFとし、差動入力信号ＬＯの周波数をｆLOとし、差動出力信号ＩＦの周波数をｆIFとすると、次式が成立する。
ｆIF＝ｆRF±ｆLO
例えば、差動入力信号ＲＦの周波数ｆRFを１．１ＧＨｚとし、差動入力信号ＬＯの周波数ｆLOを１ＧＨｚとすると、差動出力信号ＩＦの周波数ｆIFは２．１ＧＨｚおよび１００ＭＨｚとなる。したがって、図３のギルバート型乗算器は、１００ＭＨｚの周波数ｆIFを取り出すことにより、ダウンコンバータとして用いることができる。
図３のギルバート型乗算器においても、図１の可変利得型差動増幅器と同様に、動作電流を変化させることなく歪み特性を改善することができる。
ここで、図３のギルバート型乗算器における歪み特性を計算した。図４は図３のギルバート型乗算器における歪み特性の可変インピーダンス回路の抵抗値Ｒｓ依存性の計算結果を示す図である。ここでは、可変インピーダンス回路の抵抗値Ｒｓを変化させ、３次相互変調歪みを算出した。
図４に示すように、可変インピーダンス回路の抵抗値Ｒｓの増加に伴って３次相互変調歪みが低減されることがわかる。この場合にも、上記のように、動作電流は変化しない。したがって、図３のギルバート型乗算器においても、動作電流を変化させることなく歪み特性を改善することができる。
（可変抵抗回路の第１の例）
図５は図１の可変利得型差動増幅器および図３のギルバート型乗算器に用いられる可変抵抗回路２０の回路図である。
図５の可変抵抗回路２０は、シャント抵抗７，８、抵抗１０およびＦＥＴ９により構成される。シャント抵抗７、ＦＥＴ９およびシャント抵抗８は、ノードＮ１とノードＮ２との間に接続される。ノードＮ１，Ｎ２には同電位が与えられる。ＦＥＴ９のゲートは抵抗１０を介して制御端子ＮＧに接続されている。制御端子ＮＧには制御電圧ＡＧＣが印加される。
図５の可変抵抗回路２０では、制御電圧ＡＧＣを変化させることにより、ノードＮ１，Ｎ２が同電位の状態でノードＮ１，Ｎ２間のインピーダンスを変化させることができる。この場合、ノードＮ１，Ｎ２の電位が等しいので、シャント抵抗７、ＦＥＴ９およびシャント抵抗８に電流が流れない。したがって、この可変抵抗回路２０が付加される回路において、消費電力が増加しない。
図５の可変抵抗回路２０は、図１の可変利得型差動増幅器および図３のギルバート型乗算器に限らず、ノードＮ１，Ｎ２が同電位の状態でノードＮ１，Ｎ２間のインピーダンスを変化させる場合に用いることができ、種々の回路に適用することができる。
（第３の実施の形態）
図６は本発明の第３の実施の形態における可変利得型差動増幅器の構成を示す回路図である。
図６の可変利得型差動増幅器が図１の可変利得型差動増幅器と異なるのは、可変抵抗回路２０の代わりに可変抵抗回路３０が設けられている点である。
可変抵抗回路３０は、ＦＥＴ１１，１２および抵抗１３，１５，１６により構成される。ＦＥＴ１１，１２は、ノードＮ１とノードＮ２との間に直列に接続されている。ＦＥＴ１１，１２のゲートは、それぞれ抵抗１５，１６を介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続されている。
抵抗３，４は等しい抵抗値Ｒｃを有し、抵抗５，６は等しい抵抗値Ｒｅを有し、抵抗１５，１６は等しい抵抗値Ｒｇを有する。
図６の可変利得型差動増幅器の他の部分の構成は、図１の可変利得型差動増幅器の構成と同様である。
本実施の形態では、トランジスタ１が第１のトランジスタに相当し、トランジスタ２が第２のトランジスタに相当し、ＦＥＴ１１が第１の可変インピーダンス素子に相当し、ＦＥＴ１２が第２の可変インピーダンス素子に相当する。また、抵抗３が第１の負荷に相当し、抵抗４が第２の負荷に相当し、抵抗５が第１のインピーダンス素子に相当し、抵抗６が第２のインピーダンス素子に相当する。さらに、可変抵抗回路３０が可変インピーダンス回路に相当する。
次に、図７を用いて図６の可変利得型差動増幅器の動作を説明する。図７は図６の可変利得型差動増幅器のトランジスタ１，２、抵抗５，６および模式化された可変抵抗回路３０を示す図である。
図６の可変利得型差動増幅器では、以下に説明するように、ノードＮ１，Ｎ２間に２つのＦＥＴ１１，１２を直列に接続し、２つのＦＥＴ１１，１２間のノードＮ３を抵抗１３を介して接地端子に接続することにより、利得に応じた動作電流が流れることになる。
図７において、可変抵抗回路３０のＦＥＴ１１，１２の抵抗値をそれぞれｒとし、抵抗１３の抵抗値をＲとする。ＦＥＴ１１，１２に流れる電流をＩｒとすると、抵抗１３に流れる電流は２Ｉｒとなる。ここで、ノードＮ１，Ｎ２が同電位であれば、図７の動作電流Ｉｅｅ'は次式（７）のようになる。
Ｉｅｅ'＝２・（Ｖｂｂ−Ｖｂｅ）／Ｒｅ
＋（Ｖｂｂ−Ｖｂｅ）／｛（Ｒ＋（ｒ／２）｝ …（７）
上式（７）から、図７の回路の動作電流Ｉｅｅ'は可変抵抗回路３０のＦＥＴ１１，１２の抵抗値ｒに依存して変化する。すなわち、可変抵抗回路３０のＦＥＴ１１，１２の抵抗値ｒが減少すると、利得が増大するとともに、動作電流Ｉｅｅ'も増大することになる。
それにより、図６の可変利得型差動増幅器は、高利得時には高電流で動作し、低利得時（減衰時）には低電流で動作することができる。したがって、出力電力レベルに応じた動作電流を設定することが可能となり、入出力特性の飽和を抑制することができる。
ここで、図６の可変利得型差動増幅器における動作電流および入出力特性を計算した。
トランジスタ１，２のエミッタ等のサイズは低雑音化に適した値を選択した。電源電圧Ｖｃｃを３Ｖであり、ベース・エミッタ間抵抗Ｖｂｅは約０．８５Ｖである。動作電流が約５ｍＡ（制御電圧ＡＧＣが０Ｖのとき）となるように、抵抗３，４の抵抗値Ｒｃを２５０Ωとし、抵抗５，６の抵抗値Ｒｅを２５０Ωとし、抵抗１３の抵抗値Ｒを抵抗値Ｒｅの１／４の６２．５Ωとした。また、利得制御のために制御端子ＮＧに３Ｖ〜０Ｖの範囲内の制御電圧ＡＧＣを印加する。
図８は図６の可変利得型差動増幅器における動作電流の制御電圧ＡＧＣ依存性の計算結果を示す図である。図９は実施例として図６の可変利得型差動増幅器における入出力特性の計算結果および比較例として図３５の可変利得型差動増幅器における入出力特性の計算結果を示す図である。
図８に示すように、図６の可変利得型差動増幅器では、制御電圧ＡＧＣの変化に伴って動作電流が２倍程度変化していることがわかる。また、図９に示すように、実施例の可変利得型差動増幅器では、比較例の可変利得型差動増幅器に比べて高利得時の飽和が改善されていることがわかる。したがって、実施例の可変利得型差動増幅器では、入出力特性の線形性が高くなり、歪み特性が改善される。
（第４の実施の形態）
図１０は本発明の第４の実施の形態における可変利得型差動増幅器の構成を示す回路図である。
図１０の可変利得型差動増幅器が図６の可変利得型差動増幅器と異なるのは、抵抗３，４の代わりに負荷回路５０が設けられ、トランジスタ１，２の代わりにｎ−ＭＯＳＦＥＴ１ａ，２ａが設けられている点である。なお、図１０では、抵抗５，６の代わりに電流源５ａ，６ａで表記しているが、電流源５ａ，６ａとしては高インピーダンスなトランジスタを用いればよい。負荷回路５０としては、抵抗素子、容量性素子（例えばキャパシタ）、誘導性素子（例えばインダクタまたは変圧器）、トランジスタ（例えばＭＯＳＦＥＴ、ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）またはバイポーラトランジスタ）等の他の素子、あるいはこれらの素子を組合せた回路を用いることができる。
図１０の可変利得型差動増幅器の他の部分の構成は、図６の可変利得型差動増幅器の構成と同様である。
本実施の形態に係る可変利得型差動増幅器においても、第３の実施の形態に係る可変利得型差動増幅器と同様に、高利得時には動作電流が増加し、低利得時（減衰時）には動作電流が減少する。それにより、高利得時の入出力特性の飽和が改善される。その結果、入出力特性の線形性が高くなり、歪み特性が改善される。
（第５の実施の形態）
図１１は本発明の第５の実施の形態におけるギルバート型乗算器（混合器）の構成を示す回路図である。
図１１のギルバート型乗算器は、バイポーラトランジスタ（以下、トランジスタと略記する）１，２，３１，３２，３３，３４、抵抗３，４，５，６，１３，１５，１６およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１１，１２により構成される。抵抗１３，１５，１６およびＦＥＴ１１，１２が可変抵抗回路３０を構成する。
トランジスタ１のベースは入力信号ＲＦｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジスタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉｎ（＋），ＲＦｉｎ（−）は、差動入力である。トランジスタ１のコレクタと出力端子ＮＯ１，ＮＯ２との間にそれぞれトランジスタ３１，３２が挿入されている。また、トランジスタ２のコレクタと出力端子ＮＯ１，ＮＯ２との間にそれぞれトランジスタ３３，３４が挿入されている。トランジスタ３１，３４のベースは入力信号ＬＯｉｎ（＋）を受ける入力端子ＮＩ３に接続され、トランジスタ３２，３３のベースは入力信号ＬＯｉｎ（−）を受ける入力端子ＮＩ４に接続されている。入力信号ＬＯｉｎ（＋），ＬＯｉｎ（−）は差動入力である。トランジスタ３１，３３のコレクタは、抵抗３を介して電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。また、トランジスタ３２，３４のコレクタは、抵抗４を介して電源端子ＮＶＣに接続されている。
図１１のギルバート型乗算器の他の部分の構成は、図６の可変利得型差動増幅器の構成と同様である。
本実施の形態では、トランジスタ３１が第１のトランジスタに相当し、トランジスタ３２が第２のトランジスタに相当し、トランジスタ３３が第３のトランジスタに相当し、トランジスタ３４が第４のトランジスタに相当し、トランジスタ１が第５のトランジスタに相当し、トランジスタ２が第６のトランジスタに相当する。また、抵抗３が第１の負荷に相当し、抵抗４が第２の負荷に相当し、抵抗５が第１のインピーダンス素子に相当し、抵抗６が第２のインピーダンス素子に相当する。さらに、可変抵抗回路３０が可変インピーダンス回路に相当する。
本実施の形態に係るギルバート型乗算器においても、第４の実施の形態に係る可変利得型差動増幅器と同様に、高利得時に動作電流が増加し、低利得時（減衰時）に動作電流が減少する。それにより、高利得時の入出力特性の飽和が改善される。その結果、入出力特性の線形性が高くなり、歪み特性が改善される。
（第６の実施の形態）
図１２は本発明の第６の実施の形態におけるギルバート型乗算器（混合器）の構成を示す回路図である。
図１２のギルバート型乗算器が図１１のギルバート型乗算器と異なるのは、トランジスタ１，２，３１，３２，３３，３４の代わりにｎ−ＭＯＳＦＥＴ１ａ，２ａ，３１ａ，３２ａ，３３ａ，３４ａが用いられ、抵抗３，４の代わりに負荷回路５０が用いられ、抵抗５，６の代わりに電流源となるインピーダンス素子５ａ，６ａが設けられ、抵抗１５，１６の代わりに共通の抵抗１７が用いられている点である。負荷回路５０およびインピーダンス素子５ａ，６ａは図１０の負荷回路５０およびインピーダンス素子５ａ，６ａと同様である。
本実施の形態に係るギルバート型乗算器においても、第４の実施の形態に係る可変利得型差動増幅器と同様に、高利得時に動作電流が増加し、低利得時（減衰時）に動作電流が減少する。それにより、高利得時の入出力特性の飽和が改善される。その結果、入出力特性の線形性が高くなり、歪み特性が改善される。
（可変抵抗回路の第２の例）
図１３は図６および図１０の可変利得型差動増幅器ならびに図１１および図１２のギルバート型乗算器に用いられる可変抵抗回路３０の回路図である。
図１３の可変抵抗回路３０は、ＦＥＴ１１，１２および抵抗１３，１５，１６により構成される。ＦＥＴ１１，１２は、ノードＮ１とノードＮ２との間に直列に接続される。また、ノードＮ１は抵抗５を介してノードＮ１１に接続され、ノードＮ２は抵抗６を介してノードＮ１２に接続されている。ＦＥＴ１１，１２間のノードＮ３は抵抗１３を介してノードＮ１３に接続されている。ＦＥＴ１１，１２のゲートはそれぞれ抵抗１５，１６を介して制御端子ＮＧに接続されている。
ノードＮ１，Ｎ２にはそれぞれ電圧Ａ，Ｂが与えられる。ノードＮ１１，Ｎ１２にはそれぞれ電圧Ｃ，Ｄが与えられ、ノードＮ１３には電圧Ｅが与えられる。制御端子ＮＧには制御電圧ＡＧＣが印加される。電圧Ａ，Ｂは等しく、電圧Ｃ，Ｄ，Ｅは等しくても異なっていてもよい。
ここで、電圧Ａ，Ｂが等しく、電圧Ｃ，Ｄが等しく、電圧Ｃ，Ｄ，Ｅが電圧Ａ，Ｂと異なるとする。この場合、制御電圧ＡＧＣに応じて抵抗５，６，１３に流れる電流を変化させることができる。したがって、可変抵抗回路３０を可変電流源として用いることができる。特に、電圧Ｃ，Ｄ，Ｅが等しい場合には、抵抗５，６，１３とそれぞれに流れる電流との積は一定となる。
図１３の可変抵抗回路３０は、図６の可変利得型差動増幅器および図１０の可変利得型差動増幅器ならびに図１１および図１２のギルバート型乗算器に限らず、可変電流源として種々の回路に適用することができる。
（第７の実施の形態）
図１４は第７の実施の形態における差動入出力高周波回路の構成を示す図である。図１４の差動入出力高周波回路は高周波受信機に用いられる。
図１４の差動入出力高周波回路は、可変利得型増幅器５１０、可変利得型乗算器５２０および中間周波帯増幅器（以下、ＩＦ帯増幅器と呼ぶ）５３０により構成される。可変利得型増幅器５１０には差動信号が入力され、ＩＦ帯増幅器５３０から増幅された差動信号が出力される。可変利得型増幅器５１０および可変利得型乗算器５２０には、それぞれ利得を制御するための制御電圧ＡＧＣ１，ＡＧＣ２が与えられる。なお、制御電圧ＡＧＣ１，ＡＧＣ２は共通の制御電圧であってもよい。この場合、共通の制御電圧により可変利得型増幅器５１０および可変利得型乗算器５２０の両方の利得を制御することができる。
可変利得型増幅器５１０は可変利得機能を有する可変利得型差動増幅器からなり、可変利得型乗算器５２０は可変利得機能を有するギルバート型乗算器からなり、ＩＦ帯増幅器５３０は可変利得機能を有さない差動増幅器からなる。
図１４の差動入出力高周波回路においては、可変利得型増幅器５１０には広い周波数範囲の高周波信号が入力され、可変利得型乗算器５２０から一定の中間周波数信号が出力される。それにより、ＩＦ帯増幅器５３０に入力される信号の周波数が一定となる。
図１５は図１４の差動入出力高周波回路の可変利得型増幅器５１０および可変利得型乗算器５２０の具体的な回路構成を示す回路図である。
図１５の差動入出力高周波回路においては、可変利得型増幅器５１０は可変利得型差動増幅器からなり、可変利得型乗算器５２０はギルバート型乗算器からなる。
可変利得型増幅器５１０は、トランジスタ１，２、抵抗３，４，５，６、および可変抵抗回路８００を備える。
可変利得型乗算器５２０は、トランジスタ１，２，３１，３２，３３，３４、抵抗３，４，５，６、および可変抵抗回路８００を備える。
可変利得型増幅器５１０において、トランジスタ１，２のベースは、それぞれ入力信号ＲＦｉｎ（＋），ＲＦｉｎ（−）を受ける。また、トランジスタ１，２のベースは、それぞれ抵抗２１，２２を介してバイアス電圧Ｖｂを受ける。トランジスタ１，２のコレクタは、それぞれ抵抗３，４を介して電源電圧Ｖｃｃを受ける。トランジスタ１，２のエミッタは、それぞれ抵抗５，６を介して接地端子に接続されている。トランジスタ１，２のエミッタに接続されるノードＮ１，Ｎ２間に可変抵抗回路８００が接続されている。トランジスタ１，２のコレクタは、それぞれ段間コンデンサＣ１，Ｃ２を介して可変利得型乗算器５２０のトランジスタ１，２のベースに接続されている。
可変利得型乗算器５２０において、トランジスタ３１，３４のベースは入力信号ＬＯｉｎ（＋）を受け、トランジスタ３２，３３のベースは入力信号ＬＯｉｎ（−）を受ける。また、トランジスタ３１，３４のベースは抵抗２３を介してバイアス電圧Ｖｂを受け、トランジスタ３２，３３のベースは抵抗２４を介してバイアス電圧Ｖｂを受ける。
トランジスタ３１，３３のコレクタは、抵抗３を介して電源電圧Ｖｃｃを受け、トランジスタ３２，３４のコレクタは、抵抗４を介して電源電圧Ｖｃｃを受ける。また、トランジスタ３１，３３のコレクタからそれぞれ出力信号ＩＦｏｕｔ（＋）が導出され、トランジスタ３２，３４のコレクタから出力信号ＩＦｏｕｔ（−）が導出される。
トランジスタ３１，３２のエミッタはトランジスタ１のコレクタに接続され、
トランジスタ３３，３４のエミッタはトランジスタ２のコレクタに接続される。゜トランジスタ１，２のエミッタに接続されるノードＮ１，Ｎ２間に可変抵抗回路８００が接続されている。
可変利得型増幅器５１０の可変抵抗回路８００および可変利得型乗算器５２０の可変抵抗回路８００には、それぞれ抵抗を介して制御電圧ＡＧＣ１，ＡＧＣ２が与えられる。制御電圧ＡＧＣ１，ＡＧＣ２は共通の制御電圧であってもよい。
可変利得型増幅器５１０の可変抵抗回路８００としては、図１の可変抵抗回路２０、図６の可変抵抗回路３０、図１６の可変抵抗回路４０または後述する可変抵抗回路７０を用いることができる。また、可変利得型乗算器５２０の可変抵抗回路８００としては、図１の可変抵抗回路２０、図６の可変抵抗回路３０、図１６の可変抵抗回路４０または後述する可変抵抗回路７０を用いることができる。
図１５の差動入出力高周波回路において、入力電力レベルが低い場合には、可変抵抗回路８００の抵抗値が最も低くなるように制御電圧ＡＧＣ１，ＡＧＣ２を印加する。このとき、可変利得型増幅器５１０および可変利得型乗算器５２０は、同時に最大の利得および最小の雑音指数で動作する。したがって、この差動入出力高周波回路では、低入力電力レベル時に受信感度が最大になる。
逆に、入力電力レベルが高い場合には、可変抵抗回路８００の抵抗値が最も高くなるように制御電圧ＡＧＣ１，ＡＧＣ２を印加する。このとき、可変利得型増幅器５１０および可変利得型乗算器５２０は、同時に最小の利得で動作する。したがって、この差動入出力高周波回路では、高入力電力レベル時に最大の減衰量で動作するので、相互変調歪みおよび混変調が最小となる。
可変利得型増幅器５１０および可変利得型乗算器５２０の利得範囲は、可変利得型増幅器５１０の利得範囲と可変利得型乗算器５２０の利得範囲との掛け合わされた範囲となる。
このように、可変利得型増幅器５１０および可変利得型乗算器５２０の両方で利得を制御することにより、高いダイナミックレンジを有する高周波回路が実現される。
図１６は図１５の可変利得型増幅器５１０および可変利得型乗算器５２０の第１の具体例を示す回路図である。
図１６の例では、可変利得型増幅器５１０の可変抵抗回路８００として可変抵抗回路４０が用いられ、可変利得型乗算器５２０の可変抵抗回路８００として可変抵抗回路２０が用いられている。
この場合、可変利得型乗算器５２０において、動作電流を変化させることなく歪み特性を改善することができる。したがって、可変利得型乗算器５２０において消費電力を増加させることなく低歪み化を図ることができる。
図１７は図１５の可変利得型増幅器５１０および可変利得型乗算器５２０の第２の具体例を示す回路図である。
図１７の例では、可変利得型増幅器５１０の可変抵抗回路８００として可変抵抗回路２０が用いられ、可変利得型乗算器５２０の可変抵抗回路８００として可変抵抗回路２０が用いられている。
この場合、可変利得型増幅器５１０および可変利得型乗算器５２０において、動作電流を変化させることなく歪み特性を改善することができる。したがって、消費電力を増加させることなく十分に低歪み化を図ることができる。
図１７の差動入出力高周波回路の例では、トランジスタ１，２のエミッタ等のサイズは低雑音化に適した値を選択した。電源電圧Ｖｃｃは３Ｖである。可変利得型増幅器５１０では、動作電流が５ｍＡとなるように抵抗３，４の抵抗値をそれぞれ２５０Ωとし、抵抗５，６の抵抗値をそれぞれ２５０Ωとし、可変抵抗回路２０のシャント抵抗７，８の抵抗値を２５Ωとした。可変利得型乗算器では、動作電流が４ｍＡとなるように抵抗３，４の抵抗値を２５０Ωとし、抵抗５，６の抵抗値を２５０Ωとし、可変抵抗回路２０のシャント抵抗７，８の抵抗値を２５Ωとした。可変利得型増幅器５１０の可変抵抗回路２０およびは可変利得型乗算器５２０の可変抵抗回路２０のＦＥＴ９のゲートには５ｋΩ程度の高抵抗値を有する抵抗１０を介して共通の制御電圧ＡＧＣ１，ＡＧＣ２を印加する。
ここでは、電源電圧Ｖｃｃが３Ｖであるので、最大利得時には、制御電圧ＡＧＣを３Ｖとし、最小利得時（最大減衰時）には、制御電圧ＡＧＣ１，ＡＧＣ２を０Ｖとする。
入力電力レベルが変化した場合、想定する最小の入力電力レベル時に可変利得型増幅器５１０および可変利得型乗算器５２０が最大の利得および最小の雑音指数で動作し、そのときの差動中間周波信号（出力信号ＩＦｏｕｔ（＋），ＩＦｏｕｔ（−））のレベルを維持するように、制御電圧ＡＧＣを変化させる。
それにより、可変利得型増幅器５１０および可変利得型乗算器５２０の利得が同時に制御され、可変利得型増幅器５１０の可変利得範囲と可変利得型乗算器５２０の可変利得範囲とが掛け合わされる。したがって、高いダイナミックレンジを有する高周波受信機を実現することができる。
図１８は図１５の可変利得型増幅器５１０および可変利得型乗算器５２０の第３の具体例を示す回路図である。
図１８の例では、可変利得型増幅器５１０の可変抵抗回路８００として可変抵抗回路３０が用いられ、可変利得型乗算器５２０の可変抵抗回路８００として可変抵抗回路３０が用いられている。
この場合、可変利得型増幅器５１０および可変利得型乗算器５２０において、高利得時の入出力特性の飽和が改善され、入出力特性の線形性が高くなり、歪み特性が改善される。したがって、ダイナミックレンジが大きく改善されるとともに低歪み化が図られる。
図１９は図１５の可変利得型増幅器５１０および可変利得型乗算器５２０の第４の具体例を示す回路図である。
図１９の例では、可変利得型増幅器５１０の可変抵抗回路８００として可変抵抗回路３０が用いられ、可変利得型乗算器５２０の可変抵抗回路８００として可変抵抗回路２０が用いられている。
この場合、可変利得型増幅器５１０において、高利得時の飽和が改善され、入出力特性の線形性が高くなり、歪み特性が改善される。また、可変利得型乗算器５２０において、動作電流を変化させることなく歪み特性を改善することができる。したがって、ダイナミックレンジが改善されるとともに低歪み化が図られる。
図２０は図１５の可変利得型増幅器５１０および可変利得型乗算器５２０の第５の具体例を示す回路図である。
図２０の例では、可変利得型増幅器５１０の可変抵抗回路８００として可変抵抗回路２０が用いられ、可変利得型乗算器５２０の可変抵抗回路８００として可変抵抗回路３０が用いられている。
この場合、可変利得型増幅器５１０において、動作電流を変化させることなく歪み特性を改善することができる。また、可変利得型乗算器５２０において、高利得時の飽和が改善され、入出力特性の線形性が高くなり、歪み特性が改善される。したがって、ダイナミックレンジが改善されるとともに低歪み化が図られる。
図２１は図１５の可変利得型増幅器５１０および可変利得型乗算器５２０の第６の具体例を示す回路図である。
図２１の例では、可変利得型増幅器５１０の可変抵抗回路８００として可変抵抗回路７０が用いられ、可変利得型乗算器５２０の可変抵抗回路８００として可変抵抗回路２０が用いられている。
ここで、可変抵抗回路７０は、ＦＥＴ７１，７２および抵抗７０１，７０２，７１１，７１２を含む。トランジスタ１のエミッタは抵抗７０１，７０２を介して接地端子に接続されている。トランジスタ２のエミッタは７１１，７１２を介して接地端子に接続されている。ＦＥＴ７１はトランジスタ１，２のエミッタ間に接続されている。ＦＥＴ７２は抵抗７０１，７０２間のノードと抵抗７１１，７１２間のノードとの間に接続されている。ＦＥＴ７１，７２のゲートにはそれぞれ８１，８２を介して制御電圧ＡＧＣ１が与えられる。
可変利得型増幅器５１０においては、ＦＥＴ７１，７２のゲートに共通の制御電圧ＡＧＣ１が与えられるので、ＦＥＴ７１のゲート・ソース電圧およびゲート・ドレイン電圧は、ＦＥＴ７２のゲート・ソース電圧およびゲート・ドレイン電圧と異なる。これは、ＦＥＴ７１，７２のゲートに異なる制御電圧を与えることに等しい。したがって、ＦＥＴ７１に非線形性が最も高くなる制御電圧が印加されているときに、ＦＥＴ７２には非線形性が低くなる制御電圧が印加されることになる。逆に、ＦＥＴ７２に非線形性が最も高くなる制御電圧が印加されているときに、ＦＥＴ７１に非線形性が低くなる制御電圧が印加されることになる。その結果、制御電圧ＡＧＣ１を変化させて連続的な利得制御を行う場合に、特定の制御電圧ＡＧＣ１での可変利得型差動増幅器の歪み特性の急激な劣化が抑制される。それにより、歪みが一定レベル以下に抑制される。
したがって、図２１の例では、歪みが一定レベル以下に抑制されるとともにダイナミックレンジが改善される。
（他の変形例）
なお、上記第１〜第７の実施の形態において、第１〜第６のトランジスタとしてＭＯＳＦＥＴ、ＭＥＳＦＥＴ等の他のトランジスタを用いてもよい。第１〜第６のトランジスタの一部または全ての代わりに、カスコード接続されたトランジスタを用いてもよい。
また、上記第１〜第７の実施の形態において、第１および第２の負荷として他の抵抗素子、容量性素子（例えばキャパシタ）、誘導性素子（例えばインダクタまたは変圧器）、トランジスタ（例えばＭＯＳＦＥＴ、ＭＥＳＦＥＴまたはバイポーラトランジスタ）等の他の素子、あるいはこれらの素子を組み合わせた回路を用いてもよい。
さらに、上記第１〜第７の実施の形態において、第１および第２のインピーダンス素子として他の抵抗素子、容量性素子（例えばキャパシタ）、誘導性素子（例えばインダクタまたは変圧器）、トランジスタ（ＭＯＳＦＥＴ、ＭＥＳＦＥＴまたはバイポーラトランジスタ）等の他の素子、あるいはこれらの素子を組み合わせた回路を用いてもよい。
また、上記第１〜第７の実施の形態において、可変インピーダンス素子としてｐ−ＭＯＳＦＥＴ、バイポーラトランジスタ等の他のトランジスタを用いてよく、あるいは制御電圧に応じて変化するインピーダンスを有する他の可変インピーダンス素子を用いてもよい。
さらに、上記第１、第２および第７の実施の形態において、第１および第２の抵抗要素として抵抗成分を有する他の素子を用いてもよく、あるいは抵抗成分を有する複数の素子を組み合わせた回路を用いてもよい。
また、上記第３〜第７の実施の形態において、抵抗要素として抵抗低分を有する他の素子を用いてもよく、あるいは抵抗成分を有する複数の素子を組み合わせた回路を用いてもよい。
（第８の実施の形態）
図２２は第８の実施の形態に係る差動分布型増幅器の構成を示す回路図である。
図２２の差動分布型増幅器は、複数の差動対回路１１Ａ〜１４Ａ、入力側の複数のインダクタ１１Ｌ〜１４Ｌ、入力側の複数のインダクタ２１Ｌ〜２４Ｌ、出力側の複数のインダクタ３１Ｌ〜３４Ｌ、出力側の複数のインダクタ４１Ｌ〜４４Ｌ、抵抗Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１およびコンデンサＣ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２により複数段の差動増幅部ＡＭ１〜ＡＭ４が構成される。
本実施の形態では、インダクタ１１Ｌ〜１４Ｌ，２１Ｌ〜２４Ｌ，３１Ｌ〜３４Ｌ，４１Ｌ〜４４Ｌとしてスパイラルインダクタが用いられる。インダクタ１１Ｌ〜１４Ｌは直列に接続され、第１の入力側伝送回路を構成する。第１の入力側伝送回路の一端はバイアス端子ＮＢ１０に接続されかつコンデンサＣ１１を介して入力端子ＮＩ１０に接続され、他端はコンデンサＣ１２および抵抗Ｒ１１を介して接地されている。
インダクタ２１Ｌ〜２４Ｌは直列に接続され、第２の入力側伝送回路を構成する。第２の入力側伝送回路の一端はバイアス端子ＮＢ２０に接続されかつコンデンサＣ２１を介して入力端子ＮＩ２０に接続され、他端はコンデンサＣ２２および抵抗Ｒ２１を介して接地されている。
インダクタ３１Ｌ〜３４Ｌは直列に接続され、第１の出力側伝送回路を構成する。第１の出力側伝送回路の一端はコンデンサＣ３１および抵抗Ｒ３１を介して接地され、他端は電源端子ＮＶ１０に接続されかつコンデンサＣ３２を介して出力端子ＮＯ１０に接続されている。
インダクタ４１Ｌ〜４４Ｌは直列に接続され、第２の出力側伝送回路を構成する。第２の出力側伝送回路の一端はコンデンサＣ４１および抵抗Ｒ４１を介して接地され、他端は電源端子ＮＶ２０に接続されかつコンデンサＣ４２を介して出力端子ＮＯ２０に接続されている。
差動対回路１１Ａ〜１４Ａの各々は、入力端子ＮＩ１，ＮＩ２、出力端子ＮＯ１，ＮＯ２および接地端子ＮＧ０を有する。差動対回路１１Ａ〜１４Ａの入力端子ＮＩ１はインダクタ１１Ｌ〜１４Ｌの一端にそれぞれ接続され、入力端子ＮＩ２はインダクタ２１Ｌ〜２４Ｌの一端にそれぞれ接続され、出力端子ＮＯ１はインダクタ３１Ｌ〜３４Ｌの一端にそれぞれ接続され、出力端子ＮＯ２はインダクタ４１Ｌ〜４４Ｌの一端にそれぞれ接続されている。差動対回路１１Ａ〜１４Ａの接地端子ＮＧ０は接地され、制御端子ＮＧＣは制御端子ＮＧに接続されている。
入力端子ＮＩ１０，ＮＩ２０に互いに反転した位相を有する入力信号ＩＮ（＋），ＩＮ（−）がそれぞれ与えられる。入力信号ＩＮ（＋），ＩＮ（−）は差動入力である。バイアス端子ＮＢ１０，ＮＢ２０にはそれぞれバイアス電圧ＶＢ１，ＶＢ２が与えられ、電源端子ＮＶ１０，ＮＶ２０にはそれぞれ電源電圧Ｖｃｃが与えられる。制御端子ＮＧには制御電圧ＡＧＣが与えられる。出力端子ＮＯ１０，ＮＯ２０から互いに反転した位相を有する出力信号ＯＵＴ（−），ＯＵＴ（＋）がそれぞれ導出される。出力信号ＯＵＴ（−），ＯＵＴ（＋）は差動出力である。
図２３は第８の実施の形態に係る差動分布型増幅器における差動対回路１１Ａの構成の一例を示す回路図である。なお、差動対回路１２Ａ〜１４Ａの構成は、差動対回路１１Ａの構成と同様である。
差動対回路１１Ａは、ｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１ａ，２ａ，１１，１２および抵抗１３，１５，１６を含む。ＦＥＴ１ａは出力端子ＮＯ１とノードＮ１との間に接続され、ＦＥＴ２ａは出力端子ＮＯ２とノードＮ２との間に接続され、ＦＥＴ１１はノードＮ１とノードＮ３との間に接続され、ＦＥＴ１２はノードＮ２とノードＮ３との間に接続されている。
ＦＥＴ１ａ，２ａのゲートはそれぞれ入力端子ＮＩ１，ＮＩ２に接続されている。ノードＮ３は抵抗１３を介して接地端子ＮＧ０に接続され、ＦＥＴ１１，１２のゲートはそれぞれ抵抗１５，１６を介して制御端子ＮＧＣに接続されている。
図２４は第８の実施の形態に係る差動分布型増幅器における１段の差動増幅部ＡＭ１の構成を示す回路図である。
図２４の差動増幅部ＡＭ１は、図２３の差動対回路１１Ａおよび図２２のインダクタ３１Ｌ，４１Ｌを含む。
入力端子ＮＩ１，ＮＩ２にはそれぞれ図２２の入力信号ＩＮ（＋），ＩＮ（−）に基づく入力信号ＲＦｉｎ（＋），ＲＦｉｎ（−）が与えられる。出力端子ＮＯ１，ＮＯ２からそれぞれ出力信号ＲＦｏｕｔ（−），ＲＦｏｕｔ（＋）が導出される。ＦＥＴ１１，１２および抵抗１３，１５，１６が可変インピーダンス回路を構成する。
図２４の差動増幅部ＡＭ１においては、ノードＮ３が高周波に対して仮想接地点となる。仮想接地点とＦＥＴ１ａ，２ａのソース（ノードＮ１，Ｎ２）との間のインピーダンス（接地インピーダンス）を可変インピーダンス回路の通過特性により変化させることができる。可変インピーダンス回路のインピーダンスを高くした場合には、差動増幅部ＡＭ１の利得が減衰し、可変インピーダンス回路のインピーダンスを低くした場合には、差動増幅部ＡＭ１の利得が増加する。
差動対回路１１Ａ〜１４ＡのＦＥＴ１ａ，２ａ，１１，１２のゲート長は例えば０．１８μｍであり、ゲート幅は例えば１００μｍである。また、抵抗１３の抵抗値は例えば１００Ωであり、抵抗１５，１６の抵抗値は例えば５ｋΩ程度である。インダクタ１１Ｌ〜１４Ｌ，２１Ｌ〜２４Ｌとして例えば０．６ｎＨのスパイラルインダクタを用い、インダクタ３１Ｌ〜３４Ｌ，４１Ｌ〜４４Ｌとして例えば０．５ｎＨのスパイラルインダクタを用いる。
可変インピーダンス回路を構成するＦＥＴ１１，１２の定格電圧は例えば１．８Ｖである。利得制御のために制御端子ＮＧに印加される制御電圧ＡＧＣを１．８Ｖ〜０Ｖの範囲内で連続的に変化させると、差動分布型増幅器は制御電圧ＡＧＣが１．８Ｖのときに最大利得を示し、制御電圧ＡＧＣが０Ｖのときに最小利得を示す。
図２５は第８の実施の形態に係る差動分布型増幅器における差動対回路１１Ａの構成の他の例を示す回路図である。なお、差動対回路１２Ａ〜１４Ａの構成は、差動対回路１１Ａの構成と同様である。
図２５の差動対回路１１Ａが図２３の差動対回路１１Ａと異なるのは、抵抗１３の代わりに定電流源１３０が設けられている点である。定電流源１３０は、ｎ−ＭＯＳＦＥＴ（ＦＥＴと略記する）１３１，１３２および電流源１３３を含む。ＦＥＴ１３１はノードＮ３と接地端子ＮＧ１との間に接続され、ＦＥＴ１３１，１３２のゲートはＦＥＴ１３２のドレインに接続されている。電流源１３３およびＦＥＴ１３２は電源電圧Ｖｃｃを受ける電源端子ＮＶ３０と接地端子ＮＧ２との間に直列に接続されている。
図２５の差動対回路１１Ａを用いた場合には、動作電流を安定化させることができる。
本実施の形態に係る差動分布型増幅器においては、差動対回路１１Ａ〜１４ＡのＦＥＴ１ａ，２ａのゲート・ソース間容量とインダクタ１１Ｌ〜１４Ｌ，２１Ｌ〜２４Ｌとにより入力側の擬似伝送線路が構成され、差動対回路１１Ａ〜１４ＡのＦＥＴ１ａ，２ａのドレイン・ソース間容量とインダクタ３１Ｌ〜３４Ｌ，４１Ｌ〜４４Ｌとにより出力側の擬似伝送線路が構成される。それにより、広帯域にわたって入出力インピーダンス整合を得ることができる。
また、本実施の形態に係る差動分布型増幅器は、複数段の差動増幅部ＡＭ１〜ＡＭ４により構成されるので、広帯域にわたって利得を連続的に変化させることができる。
本実施の形態では、複数の差動対回路１１Ａ〜１４Ａが差動増幅器に相当し、インダクタ１１Ｌ〜１４Ｌが第１の伝送回路の複数の誘導性要素に相当し、インダクタ２１Ｌ〜２４Ｌが第２の伝送回路の複数の誘導性要素に相当し、インダクタ３１Ｌ〜３４Ｌが第３の伝送回路の複数の誘導性要素に相当し、インダクタ４１Ｌ〜４４Ｌが第４の伝送回路の複数の誘導性要素に相当する。
また、ＦＥＴ１ａが第１のトランジスタに相当し、ＦＥＴ２ａが第２のトランジスタに相当し、ＦＥＴ１１が第１の可変インピーダンス素子に相当し、ＦＥＴ１２が第２の可変インピーダンス素子に相当し、抵抗１３または定電流源１３０が抵抗要素に相当する。さらに、接地電位が基準電位に相当する。
（第９の実施の形態）
第９の実施の形態に係る差動分布型増幅器の全体の構成は、図２２に示した構成と同様である。第９の実施の形態に係る差動分布型増幅器が第８の実施の形態に係る差動分布型増幅器と異なるのは、差動対回路１１Ａ〜１４Ａの構成である。
図２６は第９の実施の形態に係る差動分布型増幅器における差動対回路１１Ａの構成の一例を示す回路図である。なお、差動対回路１２Ａ〜１４Ａの構成は、差動対回路１１Ａの構成と同様である。
図２６の差動対回路１１Ａが図２３の差動対回路１１Ａと異なるのは、ノードＮ１と接地端子ＮＧ３との間に抵抗５が接続され、ノードＮ２と接地端子ＮＧ４との間に抵抗６が接続されている点である。
図２７は第９の実施の形態に係る差動分布型増幅器における１段の差動増幅部ＡＭ１の構成を示す回路図である。
図２７の差動増幅部ＡＭ１は、図２６の差動対回路１１Ａおよび図２２のインダクタ３１Ｌ，４１Ｌを含む。
入力端子ＮＩ１，ＮＩ２にはそれぞれ図２２の入力信号ＩＮ（＋），ＩＮ（−）に基づく入力信号ＲＦｉｎ（＋），ＲＦｉｎ（−）が与えられる。出力端子ＮＯ１，ＮＯ２からそれぞれ出力信号ＲＦｏｕｔ（−），ＲＦｏｕｔ（＋）が導出される。ＦＥＴ１１，１２および抵抗１３，１５，１６が可変インピーダンス回路を構成する。
図２７の差動増幅部ＡＭ１の動作は、図６の可変利得型差動増幅器の動作と同様である。すなわち、差動増幅部ＡＭ１の接地インピーダンスを可変インピーダンス回路の通過特性により変化させることができる。可変インピーダンス回路のインピーダンスを高くした場合には、差動増幅部ＡＭ１の利得が減衰し、可変インピーダンス回路のインピーダンスを低くした場合には、差動増幅部ＡＭ１の利得が増加する。
図２７の差動増幅部ＡＭ１においては、高利得時に動作電流が増加し、低利得時（減衰時）に動作電流が減少する。それにより、高利得時の入出力特性の飽和が改善される。その結果、入出力特性の線形性が高くなり、歪み特性が改善される。
なお、図２２における差動増幅部ＡＭ２〜ＡＭ４の構成および動作は、図２７の差動増幅部ＡＭ１の構成および動作と同様である。
抵抗５，６，１３の抵抗値は例えば１００Ωである。他の素子の値は、第８の実施の形態と同様である。なお、抵抗５，６，１３の抵抗値が異なってもよい。利得制御のために制御端子ＮＧに印加される制御電圧ＡＧＣを１．８Ｖ〜０Ｖの範囲内で連続的に変化させると、差動分布型増幅器は制御電圧ＡＧＣが１．８Ｖのときに最大利得を示し、制御電圧ＡＧＣが０Ｖのときに最小利得を示す。この場合、制御電圧ＡＧＣが高くなるに従って差動増幅部ＡＭ１〜ＡＭ４（差動対回路１１Ａ〜１４Ａ）の動作電流が約１．５倍まで増大する。それにより、差動分布型増幅器の歪み特性が改善される。
図２８は第９の実施の形態に係る差動分布型増幅器における差動対回路１１Ａの構成の他の例を示す回路図である。なお、差動対回路１２Ａ〜１４Ａの構成は、差動対回路１１Ａの構成と同様である。
図２８の差動対回路１１Ａが図２７の差動対回路１１Ａと異なるのは、抵抗５，６の代わりに定電流源１３０ａ，１３０ｂが設けられている点である。定電流源１３０ａは、ノードＮ１と接地端子ＮＧ１１，ＮＧ１２との間に接続され、定電流源１３０ｂは、ノードＮ２と接地端子ＮＧ１３，ＮＧ１４との間に接続されている。定電流源１３０ａ，１３０ｂの構成は、図２５に示した定電流源１３０の構成と同様である。
図２８の差動対回路１１Ａを用いた場合には、動作電流を安定化させることができる。
さらに、図２８の差動対回路１１Ａにおいて、抵抗１３の代わりに図２５のように定電流源１３０を設けてもよい。この場合には、定電流源１３０には一定の動作電流が流れる。
本実施の形態に係る差動分布型増幅器においては、差動対回路１１Ａ〜１４ＡのＦＥＴ１ａ，２ａのゲート・ソース間容量とインダクタ１１Ｌ〜１４Ｌ，２１Ｌ〜２４Ｌとにより入力側の擬似伝送線路が構成され、差動対回路１１Ａ〜１４ＡのＦＥＴ１ａ，２ａのドレイン・ソース間容量とインダクタ３１Ｌ〜３４Ｌ，４１Ｌ〜４４Ｌとにより出力側の擬似伝送線路が構成される。それにより、広帯域にわたって入出力インピーダンス整合を得ることができる。
また、本実施の形態に係る差動分布型増幅器は、複数段の差動増幅部ＡＭ１〜ＡＭ４により構成されるので、広帯域にわたって利得を連続的に変化させることができる。
本実施の形態では、複数の差動対回路１１Ａ〜１４Ａが差動増幅器に相当し、インダクタ１１Ｌ〜１４Ｌが第１の伝送回路の複数の誘導性要素に相当し、インダクタ２１Ｌ〜２４Ｌが第２の伝送回路の複数の誘導性要素に相当し、インダクタ３１Ｌ〜３４Ｌが第３の伝送回路の複数の誘導性要素に相当し、インダクタ４１Ｌ〜４４Ｌが第４の伝送回路の複数の誘導性要素に相当する。
また、ＦＥＴ１ａが第１のトランジスタに相当し、ＦＥＴ２ａが第２のトランジスタに相当し、ＦＥＴ１１が第１の可変インピーダンス素子に相当し、ＦＥＴ１２が第２の可変インピーダンス素子に相当し、抵抗１３または定電流源１３０が抵抗要素に相当する。また、抵抗５，６または定電流源１３０ａ，１３０ｂが第１および第２のインピーダンス素子に相当する。さらに、接地電位が基準電位に相当する。
（第１０の実施の形態）
図２９は第１０の実施の形態に係る差動分布型増幅器の構成を示す回路図である。
図２９の差動分布型増幅器が図２２の差動分布型増幅器と異なるのは、次の点である。図２２の差動対回路１１Ａ〜１４Ａの代わりに差動対回路１１Ｃ〜１４Ｃが設けられている。
差動対回路１１Ｃ〜１４Ｃの各々は、後述するようにカスコード接続された複数のＦＥＴを含み、入力端子ＮＩ１，ＮＩ２、出力端子ＮＯ１，ＮＯ２および接地端子ＮＧ０に加えてバイアス端子ＮＢ１，ＮＢ２を有する。差動対回路１１Ｃ〜１４Ｃのバイアス端子ＮＢ１，ＮＢ２はバイアス端子ＮＢ３０，ＮＢ４０にそれぞれ接続されている。バイアス端子ＮＢ３０，ＮＢ４０にはそれぞれバイアス電圧ＶＢ３，ＶＢ４が与えられる。
図３０は第１０の実施の形態に係る差動分布型増幅器における差動対回路１１Ｃの構成の一例を示す回路図である。なお、差動対回路１２Ｃ〜１４Ｃの構成は、差動対回路１１Ｃの構成と同様である。
図３０の差動対回路１１Ｃが図２３の差動対回路１１Ａと異なるのは、ｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１ｂ，２ｂをさらに含む点である。ＦＥＴ１ｂは出力端子ＮＯ１とＦＥＴ１ａのドレインとの間に直接に接続され、ＦＥＴ２ｂは出力端子ＮＯ２とＦＥＴ２ａのドレインとの間に接続されている。ＦＥＴ１ｂ，２ｂのゲートは抵抗Ｒ１７，Ｒ１８を介してバイアス端子ＮＢ１，ＮＢ２にそれぞれ接続されている。
本実施の形態では、ＦＥＴ１ａ，１ｂ，２ａ，２ｂのサイズは同じである。他の素子の値は、第８の実施の形態と同様である。利得制御のために制御端子ＮＧに印加される制御電圧ＡＧＣを１．８Ｖ〜０Ｖの範囲内で連続的に変化させると、差動分布型増幅器は制御電圧ＡＧＣが１．８Ｖのときに最大利得を示し、制御電圧ＡＧＣが０Ｖのときに最小利得を示す。
図３１は第１０の実施の形態に係る差動分布型増幅器における差動対回路１１Ｃの構成の他の例を示す回路図である。なお、差動対回路１２Ｃ〜１４Ｃの構成は、差動対回路１１Ｃの構成と同様である。
図３１の差動対回路１１Ｃが図３０の差動対回路１１Ｃと異なるのは、抵抗１３の代わりに定電流源１３０が設けられている点である。定電流源１３０の構成は、図２５に示した構成と同様である。
図３１の差動対回路１１Ｃを用いた場合には、動作電流を安定化させることができる。
本実施の形態に係る差動分布型増幅器においては、差動対回路１１Ｃ〜１４ＣのＦＥＴ１ａ，２ａのゲート・ソース間容量とインダクタ１１Ｌ〜１４Ｌ，２１Ｌ〜２４Ｌとにより入力側の擬似伝送線路が構成され、差動対回路１１Ｃ〜１４ＣのＦＥＴ１ａ，２ａのドレイン・ソース間容量とインダクタ３１Ｌ〜３４Ｌ，４１Ｌ〜４４Ｌとにより出力側の擬似伝送線路が構成される。それにより、広帯域にわたって入出力インピーダンス整合を得ることができる。
また、本実施の形態に係る差動分布型増幅器は、複数段の差動増幅部ＡＭ１〜ＡＭ４により構成されるので、広帯域にわたって利得を連続的に変化させることができる。
さらに、複数段の差動増幅部ＡＭ１〜ＡＭ４がカスコード接続されたＦＥＴ１ａ，１ｂ，２ａ，２ｂを含むので、差動分布型増幅器の周波数特性が向上する。
本実施の形態では、複数の差動対回路１１Ｃ〜１４Ｃが差動増幅器に相当し、インダクタ１１Ｌ〜１４Ｌが第１の伝送回路の複数の誘導性要素に相当し、インダクタ２１Ｌ〜２４Ｌが第２の伝送回路の複数の誘導性要素に相当し、インダクタ３１Ｌ〜３４Ｌが第３の伝送回路の複数の誘導性要素に相当し、インダクタ４１Ｌ〜４４Ｌが第４の伝送回路の複数の誘導性要素に相当する。
また、ＦＥＴ１ａが第１のトランジスタに相当し、ＦＥＴ２ａが第２のトランジスタに相当し、ＦＥＴ１ｂが第３のトランジスタに相当し、ＦＥＴ２ｂが第４のトランジスタに相当し、ＦＥＴ１１が第１の可変インピーダンス素子に相当し、ＦＥＴ１２が第２の可変インピーダンス素子に相当し、抵抗１３または定電流源１３０が抵抗要素に相当する。さらに、接地電位が基準電位に相当する。
（第１１の実施の形態）
第１１の実施の形態に係る差動分布型増幅器の全体の構成は、図２９に示した構成と同様である。第１１の実施の形態に係る差動分布型増幅器が第１０の実施の形態に係る差動分布型増幅器と異なるのは、差動対回路１１Ｃ〜１４Ｃの構成である。
図３２は第１１の実施の形態に係る差動分布型増幅器における差動対回路１１Ｃの構成の一例を示す回路図である。なお、差動対回路１２Ｃ〜１４Ｃの構成は、差動対回路１１Ｃの構成と同様である。
図３２の差動対回路１１Ｃが図３０の差動対回路１１Ｃと異なるのは、ノードＮ１と接地端子ＮＧ３との間に抵抗５が接続され、ノードＮ２と接地端子ＮＧ４との間に抵抗６が接続されている点である。
本実施の形態では、ＦＥＴ１ａ，１ｂ，２ａ，２ｂのサイズは同じである。抵抗５，６，１３の値は例えば１００Ωである。なお、抵抗５，６，１３の抵抗値が異なってもよい。他の素子の値は、第８の実施の形態と同様である。利得制御のために制御端子ＮＧに印加される制御電圧ＡＧＣを１．８Ｖ〜０Ｖの範囲内で連続的に変化させると、差動分布型増幅器は制御電圧ＡＧＣが１．８Ｖのときに最大利得を示し、制御電圧ＡＧＣが０Ｖのときに最小利得を示す。この場合、制御電圧ＡＧＣが高くなるに従って差動増幅部ＡＭ１〜ＡＭ４（差動対回路１１Ｃ〜１４Ｃ）の動作電流が約１．５倍まで増大する。それにより、差動分布型増幅器の歪み特性が改善される。
図３３は第１１の実施の形態に係る差動分布型増幅器における差動対回路１１Ｃの構成の他の例を示す回路図である。なお、差動対回路１２Ｃ〜１４Ｃの構成は、差動対回路１１Ｃの構成と同様である。
図３３の差動対回路１１Ｃが図３２の差動対回路１１Ｃと異なるのは、抵抗５，６の代わりに定電流源１３０ａ，１３０ｂが設けられている点である。定電流源１３０ａは、ノードＮ１と接地端子ＮＧ１１，ＮＧ１２との間に接続され、定電流源１３０ｂは、ノードＮ２と接地端子ＮＧ１３，ＮＧ１４との間に接続されている。定電流源１３０ａ，１３０ｂの構成は、図２５に示した定電流源１３０の構成と同様である。
図３３の差動対回路１１Ｃを用いた場合には、動作電流を安定化させることができる。
さらに、図３３の差動対回路１１Ａにおいて、抵抗１３の代わりに図２５のように定電流源１３０を設けてもよい。この場合には、定電流源１３０に一定の動作電流が流れる。
本実施の形態に係る差動分布型増幅器においては、差動対回路１１Ｃ〜１４ＣのＦＥＴ１ａ，２ａのゲート・ソース間容量とインダクタ１１Ｌ〜１４Ｌ，２１Ｌ〜２４Ｌとにより入力側の擬似伝送線路が構成され、差動対回路１１Ｃ〜１４ＣのＦＥＴ１ａ，１ｂ，２ａ，２ｂのドレイン・ソース間容量とインダクタ３１Ｌ〜３４Ｌ，４１Ｌ〜４４Ｌとにより出力側の擬似伝送線路が構成される。それにより、広帯域にわたって入出力インピーダンス整合を得ることができる。
また、本実施の形態に係る差動分布型増幅器は、複数段の差動増幅部ＡＭ１〜ＡＭ４により構成されるので、広帯域にわたって利得を連続的に変化させることができる。
本実施の形態では、複数の差動対回路１１Ｃ〜１４Ｃが差動増幅器に相当し、インダクタ１１Ｌ〜１４Ｌが第１の伝送回路の複数の誘導性要素に相当し、インダクタ２１Ｌ〜２４Ｌが第２の伝送回路の複数の誘導性要素に相当し、インダクタ３１Ｌ〜３４Ｌが第３の伝送回路の複数の誘導性要素に相当し、インダクタ４１Ｌ〜４４Ｌが第４の伝送回路の複数の誘導性要素に相当する。
また、ＦＥＴ１ａが第１のトランジスタに相当し、ＦＥＴ２ａが第２のトランジスタに相当し、ＦＥＴ１ｂが第３のトランジスタに相当し、ＦＥＴ２ｂが第４のトランジスタに相当し、ＦＥＴ１１が第１の可変インピーダンス素子に相当し、ＦＥＴ１２が第２の可変インピーダンス素子に相当し、抵抗１３または定電流源１３０が抵抗要素に相当する。また、抵抗５，６または定電流源１３０ａ，１３０ｂが第１および第２のインピーダンス素子に相当する。さらに、接地電位が基準電位に相当する。
（評価）
図３４は第８の実施の形態に係る差動分布型増幅器の特性の計算結果を示す図である。図３４の横軸は周波数を示し、縦軸はＳパラメータの値を示す。
図３４において、黒の丸印はＳ２１（利得）の最大値を示し、黒の四角印はＳ２１（利得）の最小値を示し、白の丸印は利得最大時のＳ１１（入力側反射係数）を示し、白の四角印は利得最小時のＳ１１（入力側反射係数）を示す。
図３４に示すように、第８の実施の形態に係る差動分布型増幅器では、制御電圧ＡＧＣの１．８Ｖ〜０．７Ｖの電圧範囲で３ＧＨｚ〜１０ＧＨｚの広帯域にわたって１０ｄＢ〜８ｄＢの可変利得範囲が得られている。また、広帯域にわたって入力反射係数の絶対値が６ｄＢよりも大きくなっている。
（他の変形例）
なお、上記第８〜第１１の実施の形態において、誘導性要素としてマイクロストリップ線路、コプレーナ線路等の伝送線路または誘導成分を有する他の誘導性素子を用いてもよい。
また、上記第８〜第１１の実施の形態において、第１および第２のトランジスタは、Ｓｉ（シリコン）からなるｎ−ＭＯＳＦＥＴに限らず、ｐ−ＭＯＳＦＥＴを用いてもよく、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウム砒素）等の他の半導体材料からなるＭＯＳＦＥＴ、ＭＥＳＦＥＴ（半導体金属電界効果トランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
また、上記第１０〜第１１の実施の形態において、第３および第４のトランジスタは、Ｓｉからなるｎ−ＭＯＳＦＥＴに限らず、ｐ−ＭＯＳＦＥＴを用いてもよく、ＳｉＧｅ、ＧａＡｓ等の他の半導体材料からなるＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＨＥＭＴ、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
さらに、上記第８〜第１１の実施の形態において、第１および第２の可変インピーダンス素子は、Ｓｉからなるｎ−ＭＯＳＦＥＴに限らず、ｐ−ＭＯＳＦＥＴを用いてもよく、ＳｉＧｅ、ＧａＡｓ等の他の半導体材料からなるＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＨＥＭＴ、バイポーラトランジスタ等の他のトランジスタを用いてもよく、あるいは制御電圧に応じて変化するインピーダンスを有する他の可変インピーダンス素子を用いてもよい。
また、上記第８〜第１１の実施の形態において、抵抗要素として抵抗成分を有する他の素子を用いてもよく、あるいは抵抗成分を有する複数の素子を組み合わせた回路を用いてもよい。
また、上記第９および第１１の実施の形態において、第１および第２のインピーダンス素子として他の抵抗素子、容量性素子（例えばキャパシタ）、誘導性素子（例えばインダクタまたは変圧器）、トランジスタ（ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＨＥＭＴまたはバイポーラトランジスタ）等の他の素子、あるいはこれらの素子を組み合わせた回路を用いてもよい。
本発明に係る可変インピーダンス回路、可変利得型差動増幅器、乗算器、高周波回路および差動分布型増幅器は、種々の電子回路、電子機器等に利用することができる。
本発明の第１の実施の形態における可変利得型差動増幅器の構成を示す回路図である。 図１の可変利得型差動増幅器の動作を示す図である。 本発明の第２の実施の形態におけるギルバート型乗算器の構成を示す回路図である。 図３のギルバート型乗算器における歪み特性の可変インピーダンス回路の抵抗値依存性の計算結果を示す図である。 図１の可変利得型差動増幅器および図３のギルバート型乗算器に用いられる可変抵抗回路の回路図である。 本発明の第３の実施の形態における可変利得型差動増幅器の構成を示す回路図である。 図６の可変利得型差動増幅器のトランジスタ、抵抗および模式化された可変抵抗回路を示す図である。 図６の可変利得型差動増幅器における動作電流の制御電圧依存性の計算結果を示す図である。 実施例として図６の可変利得型差動増幅器における入出力特性の計算結果および比較例として図３５の可変利得型差動増幅器における入出力特性の計算結果を示す図である。 本発明の第４の実施の形態における可変利得型差動増幅器の構成を示す回路図である。 本発明の第５の実施の形態におけるギルバート型乗算器の構成を示す回路図である。 本発明の第６の実施の形態におけるギルバート型乗算器の構成を示す回路図である。 図６および図１０の可変利得型差動増幅器ならびに図１１および図１２のギルバート型乗算器に用いられる可変抵抗回路の回路図である。 第７の実施の形態における差動入出力高周波回路の構成を示す図である。 図１４の差動入出力高周波回路の可変利得型増幅器および可変利得型乗算器の具体的な回路構成を示す回路図である。 図１５の可変利得型増幅器および可変利得型乗算器の第１の具体例を示す回路図である。 図１５の可変利得型増幅器および可変利得型乗算器の第２の具体例を示す回路図である。 図１５の可変利得型増幅器および可変利得型乗算器の第３の具体例を示す回路図である。 図１５の可変利得型増幅器および可変利得型乗算器の第４の具体例を示す回路図である。 図１５の可変利得型増幅器および可変利得型乗算器の第５の具体例を示す回路図である。 図１５の可変利得型増幅器および可変利得型乗算器の第６の具体例を示す回路図である。 第８の実施の形態に係る差動分布型増幅器の構成を示す回路図である。 第８の実施の形態に係る差動分布型増幅器における差動対回路１１Ａの構成の一例を示す回路図である。 第８の実施の形態に係る差動分布型増幅器における１段の差動増幅部ＡＭ１の構成を示す回路図である。 第８の実施の形態に係る差動分布型増幅器における差動対回路１１Ａの構成の他の例を示す回路図である。 第９の実施の形態に係る差動分布型増幅器における差動対回路１１Ａの構成の一例を示す回路図である。 第９の実施の形態に係る差動分布型増幅器における１段の差動増幅部ＡＭ１の構成を示す回路図である。 第９の実施の形態に係る差動分布型増幅器における差動対回路１１Ａの構成の他の例を示す回路図である。 第１０の実施の形態に係る差動分布型増幅器の構成を示す回路図である。 第１０の実施の形態に係る差動分布型増幅器における差動対回路１１Ｃの構成の一例を示す回路図である。 第１０の実施の形態に係る差動分布型増幅器における差動対回路１１Ｃの構成の他の例を示す回路図である。 第１１の実施の形態に係る差動分布型増幅器における差動対回路１１Ｃの構成の一例を示す回路図である。 第１１の実施の形態に係る差動分布型増幅器における差動対回路１１Ｃの構成の他の例を示す回路図である。 第８の実施の形態に係る差動分布型増幅器の特性の計算結果を示す図である。 ＯＴＡ構成を有する従来の可変利得型差動増幅器の構成を示す回路図である。 高周波受信機に用いられる従来の差動入出力高周波回路の構成を示す図である。 従来の分布型増幅器の一例を示す回路図である。
符号の説明
１，２，３１，３２，３３，３４ トランジスタ
３，４，５，６，１０，１３，１５，１６，１７，２１，２２，２３，２４，Ｒ１７，Ｒ１８，Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１ 抵抗
１ａ，２ａ，１ｂ，２ｂ，９，１１，１２，３１ａ，３２ａ，３３ａ，３４ａ ＦＥＴ
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２ コンデンサ
２０，３０，４０，７０，８００ 可変抵抗回路
５１０ 可変利得型増幅器
５２０ 可変利得型乗算器
５３０ 中間周波帯増幅器
Ｎ１，Ｎ２，Ｎ３，Ｎ１１，Ｎ１２，Ｎ１３ ノード
ＮＩ１，ＮＩ２，ＮＩ３，ＮＩ４，ＮＩ１０，ＮＩ２０ 入力端子
ＮＯ１，ＮＯ２，ＮＯ１０，ＮＯ２０ 出力端子
ＮＧ 制御端子
ＮＶＣ 電源端子
ＮＢ１０，ＮＢ２０，ＮＢ３０，ＮＢ４０ バイアス端子
ＲＦｉｎ（＋），ＲＦｉｎ（−），ＬＯｉｎ（＋），ＬＯｉｎ（−），ＩＮ（＋），ＩＮ（−） 入力信号
ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−），ＩＦｏｕｔ（＋），ＩＦｏｕｔ（−），ＯＵＴ（＋），ＯＵＴ（−） 出力信号
Ｖｃｃ 電源電圧
ＡＧＣ，ＡＧＣ１，ＡＧＣ２ 制御電圧
Ｖｂ，ＶＢ１，ＶＢ２，ＶＢ３，ＶＢ４ バイアス電圧
１１Ａ〜１４Ｌ，２１Ｌ〜２４Ｌ，３１Ｌ〜３４Ｌ，４１Ｌ〜４４Ｌ インダクタ
ＡＭ１〜ＡＭ４ 差動増幅部
１３０，１３０ａ，１３０ｂ 定電流源

Claims (16)

  1. 第１の入力信号を受ける第１の端子、第１の負荷を介して第１の電位に接続される第２の端子および第１のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第１のトランジスタと、
    第２の入力信号を受ける第１の端子、第２の負荷を介して前記第１の電位に接続される第２の端子および第２のインピーダンス素子を介して前記第２の電位に接続される第３の端子を有する第２のトランジスタと、
    前記第１のトランジスタの前記第３の端子と前記第２のトランジスタの前記第３の端子との間に接続された可変インピーダンス回路とを備え、
    前記可変インピーダンス回路は、
    前記第１のトランジスタの前記第３の端子と前記第２のトランジスタの前記第３の端子との間に直列に接続された第１の抵抗要素、可変インピーダンス素子および第２の抵抗要素を含み、
    前記可変インピーダンス素子の制御端子に制御電圧が与えられることを特徴とする可変利得型差動増幅器。
  2. 第１の端子、第２の端子および第３の端子を有する第１、第２、第３、第４、第５および第６のトランジスタと、
    可変インピーダンス回路とを備え、
    前記第１のトランジスタの前記第１の端子は第１の入力信号を受け、前記第２の端子は第１の負荷を介して第１の電位に接続され、前記第３の端子は前記第５のトランジスタの前記第２の端子に接続され、
    前記第２のトランジスタの前記第１の端子は第２の入力信号を受け、前記第２の端子は第２の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第５のトランジスタの前記第２の端子に接続され、
    前記第３のトランジスタの前記第１の端子は前記第２の入力信号を受け、前記第２の端子は前記第１の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第６のトランジスタの前記第２の端子に接続され、
    前記第４のトランジスタの前記第１の端子は前記第１の入力信号を受け、前記第２の端子は前記第２の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第６のトランジスタの前記第２の端子に接続され、
    前記第５のトランジスタの前記第１の端子は第３の入力信号を受け、前記第３の端子は第１のインピーダンス素子を介して第２の電位に接続され、
    前記第６のトランジスタの前記第１の端子は第４の入力信号を受け、前記第３の端子は第２のインピーダンス素子を介して前記第２の電位に接続され、
    前記可変インピーダンス回路は、
    前記第５のトランジスタの前記第３の端子と前記第６のトランジスタの前記第３の端子との間に直列に接続された第１の抵抗要素、可変インピーダンス素子および第２の抵抗要素を含み、
    前記可変インピーダンス素子の制御端子に制御電圧が与えられることを特徴とする乗算器。
  3. 等電位が与えられる第１および第２のノードと、
    前記第１のノードと前記第２のノードとの間に直列に接続された第１の抵抗要素、可変インピーダンス素子および第２の抵抗要素とを含み、
    前記可変インピーダンス素子の制御端子に制御電圧が与えられることを特徴とする可変インピーダンス回路。
  4. 第１の入力信号を受ける第１の端子、第１の負荷を介して第１の電位に接続される第２の端子および第１のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第１のトランジスタと、
    第２の入力信号を受ける第１の端子、第２の負荷を介して前記第１の電位に接続される第２の端子および第２のインピーダンス素子を介して前記第２の電位に接続される第３の端子を有する第２のトランジスタと、
    前記第１のトランジスタの前記第３の端子と前記第２のトランジスタの前記第３の端子との間に接続された可変インピーダンス回路とを備え、
    前記可変インピーダンス回路は、
    前記第１のトランジスタの前記第３の端子と前記第２のトランジスタの前記第３の端子との間に直列に接続された第１および第２の可変インピーダンス素子と、
    前記第１の可変インピーダンス素子と前記第２の可変インピーダンス素子との接続点と前記第２の電位との間に接続された抵抗要素とを含み、
    前記第１および第２の可変インピーダンス素子の制御端子に制御電圧が与えられることを特徴とする可変利得型差動増幅器。
  5. 第１の端子、第２の端子および第３の端子を有する第１、第２、第３、第４、第５および第６のトランジスタと、
    可変インピーダンス回路とを備え、
    前記第１のトランジスタの前記第１の端子は第１の入力信号を受け、前記第２の端子は第１の負荷を介して第１の電位に接続され、前記第３の端子は前記第５のトランジスタの前記第２の端子に接続され、
    前記第２のトランジスタの前記第１の端子は第２の入力信号を受け、前記第２の端子は第２の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第５のトランジスタの前記第２の端子に接続され、
    前記第３のトランジスタの前記第１の端子は前記第２の入力信号を受け、前記第２の端子は前記第１の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第６のトランジスタの前記第２の端子に接続され、
    前記第４のトランジスタの前記第１の端子は前記第１の入力信号を受け、前記第２の端子は前記第２の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第６のトランジスタの前記第２の端子に接続され、
    前記第５のトランジスタの前記第１の端子は第３の入力信号を受け、前記第３の端子は第１のインピーダンス素子を介して第２の電位に接続され、
    前記第６のトランジスタの前記第１の端子は第４の入力信号を受け、前記第３の端子は第２のインピーダンス素子を介して前記第２の電位に接続され、
    前記可変インピーダンス回路は、
    前記第５のトランジスタの前記第３の端子と前記第６のトランジスタの前記第３の端子との間に直列に接続された第１および第２の可変インピーダンス素子と、
    前記第１の可変インピーダンス素子と前記第２の可変インピーダンス素子との接続点と前記第２の電位との間に接続された抵抗要素とを含み、
    前記第１および第２の可変インピーダンス素子の制御端子に制御電圧が与えられることを特徴とする乗算器。
  6. 第１、第２、第３、第４および第５のノードと、
    前記第１のノードと前記第２のノードとの間に直列に接続された第１および第２の可変インピーダンス素子と、
    前記第１のノードと前記第３のノードとの間に接続された第１の抵抗要素と、
    前記第２のノードと前記第４のノードとの間に接続された第２の抵抗要素と、
    前記第１の可変インピーダンス素子と前記第２の可変インピーダンス素子との接続点と前記第５のノードとの間に接続された第３の抵抗要素とを備え、
    前記第１、第２、第３、第４および第５のノードにそれぞれ第１、第２、第３、第４および第５の電位が与えられ、
    前記第１および第２の電位は等しく、
    前記第１および第２の可変インピーダンス素子の制御端子に制御電圧が与えられることを特徴とする可変インピーダンス回路。
  7. 第１および第２の入力信号を受ける請求項１または４記載の差動増幅器と、
    請求項２または５記載の乗算器とを備え、
    前記差動増幅器の前記第１および第２のトランジスタの前記第２の端子の出力信号が前記乗算器の前記第５および第６のトランジスタの前記第１の端子に前記第３および第４の入力信号として与えられ、
    前記差動増幅器の前記可変インピーダンス回路に第１の制御電圧が与えられ、前記乗算器の前記可変インピーダンス回路に第２の制御電圧が与えられることを特徴とする高周波回路。
  8. 差動増幅器と、
    乗算器とを備え、
    前記差動増幅器は、
    第１の入力信号を受ける第１の端子、第１の負荷を介して第１の電位に接続される第２の端子および第１のインピーダンス素子を介して第２の電位に接続される第３の端子を有する第１のトランジスタと、
    第２の入力信号を受ける第１の端子、第２の負荷を介して前記第１の電位に接続される第２の端子および第２のインピーダンス素子を介して前記第２の電位に接続される第３の端子を有する第２のトランジスタと、
    前記第１のトランジスタの前記第３の端子と前記第２のトランジスタの前記第３の端子との間に接続され、第１の制御電圧に応じて変化するインピーダンスを有する第１の可変インピーダンス回路とを含み、
    前記乗算器は、
    第１の端子、第２の端子および第３の端子を有する第１、第２、第３、第４、第５および第６のトランジスタと、
    第２の可変インピーダンス回路とを含み、
    前記第１のトランジスタの前記第１の端子は第３の入力信号を受け、前記第２の端子は第１の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第５のトランジスタの前記第２の端子に接続され、
    前記第２のトランジスタの前記第１の端子は第４の入力信号を受け、前記第２の端子は第２の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第５のトランジスタの前記第２の端子に接続され、
    前記第３のトランジスタの前記第１の端子は前記第４の入力信号を受け、前記第２の端子は前記第１の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第６のトランジスタの前記第２の端子に接続され、
    前記第４のトランジスタの前記第１の端子は前記第３の入力信号を受け、前記第２の端子は前記第２の負荷を介して前記第１の電位に接続され、前記第３の端子は前記第６のトランジスタの前記第２の端子に接続され、
    前記第５のトランジスタの前記第１の端子は第５の入力信号を受け、前記第３の端子は第１のインピーダンス素子を介して前記第２の電位に接続され、
    前記第６のトランジスタの前記第１の端子は第６の入力信号を受け、前記第３の端子は第２のインピーダンス素子を介して前記第２の電位に接続され、
    前記第２の可変インピーダンス回路は、前記第５のトランジスタの前記第３の端子と前記第６のトランジスタの前記第３の端子との間に接続され、第２の制御電圧に応じて変化するインピーダンスを有し、
    前記差動増幅器の前記第１および第２のトランジスタの前記第２の端子の出力信号が前記乗算器の前記第５および第６のトランジスタの前記第１の端子に前記第５および第６の入力信号として与えられることを特徴とする高周波回路。
  9. 所定の周波数範囲の第１および第２の入力信号を受ける可変利得型差動増幅器と、
    前記可変利得型差動増幅器の出力信号を受け、一定の周波数の第１および第２の出力信号を導出する可変利得型乗算器とを備え、
    前記可変利得型差動増幅器および前記可変利得型乗算器の利得は共通の制御電圧により制御されることを特徴とする高周波回路。
  10. 複数の誘導性要素により構成され、第１の入力信号を受ける第１の伝送回路と、
    複数の誘導性要素により構成され、第２の入力信号を受ける第２の伝送回路と、
    複数の誘導性要素により構成された第３の伝送回路と、
    複数の誘導性要素により構成された第４の伝送回路と、
    複数の差動増幅器とを備え、
    前記複数の差動増幅器の各々は、
    前記第１の伝送回路の前記複数の誘導性要素のいずれかに接続される第１の端子、前記第３の伝送回路の前記複数の誘導性要素のいずれかに接続される第２の端子、および第３の端子を有する第１のトランジスタと、
    前記第２の伝送回路の前記複数の誘導性要素のいずれかに接続される第１の端子、前記第４の伝送回路の前記複数の誘導性要素のいずれかに接続される第２の端子、および第３の端子を有する第２のトランジスタと、
    前記第１のトランジスタの前記第３の端子と前記第２のトランジスタの前記第３の端子との間に接続された可変インピーダンス回路とを備え、
    前記可変インピーダンス回路は、
    前記第１のトランジスタの前記第３の端子と前記第２のトランジスタの前記第３の端子との間に直列に接続された第１および第２の可変インピーダンス素子と、
    前記第１の可変インピーダンス素子と前記第２の可変インピーダンス素子との接続点と基準電位との間に接続された抵抗要素とを含み、
    前記第１および第２の可変インピーダンス素子の制御端子に制御電圧が与えられることを特徴とする差動分布型増幅器。
  11. 前記抵抗要素は定電流源を含むことを特徴とする請求項１０記載の差動分布型増幅器。
  12. 前記複数の差動増幅器の各々は、
    前記第１のトランジスタの前記第３の端子と基準電位との間に接続された第１のインピーダンス素子と、
    前記第２のトランジスタの前記第３の端子と基準電位との間に接続された第２のインピーダンス素子とをさらに含むことを特徴とする請求項１０記載の差動分布型増幅器。
  13. 前記第１および第２のインピーダンス素子は抵抗を含むことを特徴とする請求項１２記載の差動分布型増幅器。
  14. 前記第１および第２のインピーダンス素子は定電流源を含むことを特徴とする請求項１２記載の差動分布型増幅器。
  15. 前記抵抗要素は定電流源を含むことを特徴とする請求項１２〜１４のいずれかに記載の差動分布型増幅器。
  16. 前記複数の差動増幅器の各々は、
    バイアス電圧を受ける第１の端子を有する第３のトランジスタと、
    バイアス電圧を受ける第１の端子を有する第４のトランジスタとをさらに含み、
    前記第１および第３のトランジスタはカスコード接続され、前記第２および第４のトランジスタはカスコード接続され、
    前記第１のトランジスタの前記第２の端子は、前記第３のトランジスタを介して前記第３の伝送回路の前記複数の誘導性要素のいずれかに接続され、
    前記第２のトランジスタの前記第２の端子は、前記第４のトランジスタを介して前記第４の伝送回路の前記複数の誘導性要素のいずれかに接続されたことを特徴とする請求項１０〜１５のいずれかに記載の差動分布型増幅器。
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