JP3885874B2 - 等価インダクタ回路を用いたフィルタ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、等価インダクタ回路を用いたフィルタ回路に関するものである。特に、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、を有する等価インダクタ回路を用いたフィルタ回路に関するものである。
【0002】
【従来の技術】
インダクタを備えるフィルタ回路を集積化する場合、インダクタを集積化することは困難であるため、通常、図11(a)に示す片側接地インダクタの代わりに図11(b)に示す等価インダクタ回路L1が用いられ、図12(a)に示すフローティングインダクタの代わりに図12(b)に示す等価インダクタ回路L2が用いられる。
【0003】
図11(b)の等価インダクタ回路L1は、演算トランスコンダクタンス増幅器(以下、OTAという)1、OTA2、及び容量C1を備えている。OTA1の出力端子とOTA2の非反転入力端子とが共通接続され、その接続ノードが等価インダクタ回路L1の端部となる。また、OTA1の反転入力端子とOTA2の出力端子とが共通接続され、その接続ノードに容量C1の一端が接続される。そして、容量C1の他端、OTA1の非反転入力端子、及びOTA2の反転入力端子は接地される。等価インダクタ回路L1の等価インダクタL1は(1)式で表される。ただし、C1は容量C1のリアクタンス、gmはOTA1及びOTA2のコンダクタンス値である。
L1=C1/(gm)2…(1)
【0004】
また、図12(b)の等価インダクタ回路L2は、OTA3、OTA4、OTA5、及び容量C2を備えている。OTA3の出力端子とOTA4の非反転入力端子とが共通接続され、その接続ノードが等価インダクタ回路L2の一端となる。また、OTA4の反転入力端子とOTA5の出力端子とが共通接続され、その接続ノードが等価インダクタ回路L2の他端となる。また、OTA3の反転入力端子とOTA4の出力端子とOTA5の非反転入力端子とが共通接続され、その接続ノードが容量C2の一端に接続される。そして、容量C2の他端、OTA3の非反転入力端子、OTA5の反転入力端子は接地される。等価インダクタ回路L2の等価インダクタL2は(2)式で表される。ただし、C2は容量C2のリアクタンス、gmはOTA3、OTA4、及びOTA5のコンダクタンス値である。
L2=C2/(gm)2…(2)
【0005】
等価インダクタ回路は、理想的には抵抗成分が全くないインダクタと等価になるが、実際には抵抗成分を含んでいる。一例として、C1=3.7[pF]、gm=165[μS]である等価インダクタ回路L1のインピーダンス特性を図13のスミスチャートに示す。
【0006】
等価インダクタ回路L1のインピーダンスの虚部は、入力信号の周波数が高くなるのに応じて大きくなる。入力信号の周波数にかかわらず等価インダクタ回路L1のインピーダンスの虚部が正の値であるので、等価インダクタ回路L1はインダクタとして機能する。
【0007】
一方、等価インダクタ回路L1のインピーダンスの実部は、入力信号の周波数が高くなるのに応じて小さくなり、入力信号の周波数が900kHz以上になると負の値になる。すなわち、等価インダクタ回路L1のインピーダンスは、入力信号の周波数が900kHz以上になると負性抵抗成分を有することになる。
【0008】
このような負性抵抗成分があると発振の原因となってしまう。等価インダクタ回路L2のインピーダンス特性も等価インダクタ回路L1のインピーダンス特性と同様である。
【0009】
また、フィルタ回路を集積化する場合、図14(a)に示す片側接地抵抗の代わりに図14(b)に示す等価抵抗回路を用いることもある。図14(b)の等価抵抗回路R1は、OTA6を備えている。OTA6の出力端子と反転入力端子とが共通接続され、その接続ノードが等価抵抗回路R1の端部となる。また、OTA6の非反転入力端子は接地される。等価抵抗回路R1の等価抵抗R1は(3)式で表される。ただし、gmはOTA6のコンダクタンス値である。
R1=1/gm…(3)
【0010】
上述した等価インダクタ回路及び等価抵抗回路を用いた従来のフィルタ回路の一例であるバンドパスフィルタ回路の構成を図15に示す。
【0011】
入力端子7は等価インダクタ回路L3の一端に接続される。等価インダクタ回路L3の他端はコンデンサC3の一端に接続される。コンデンサC3の他端は、コンデンサC4の一端、等価インダクタ回路L4、及び等価インダクタ回路L5の一端に接続される。そして、コンデンサC4の他端は接地され、等価インダクタ回路L5の他端はコンデンサC5の一端に接続される。
【0012】
コンデンサC5の他端は、コンデンサC6の一端、等価インダクタ回路L6、等価抵抗回路R2、及び出力端子8に接続される。そして、コンデンサC6の他端は接地される。
【0013】
なお、等価インダクタ回路L3及びL5は図12に示した等価インダクタ回路L2と同一の構成であり、等価インダクタ回路L4及びL6は図11に示した等価インダクタ回路L1と同一の構成であり、等価抵抗回路R2は図14に示した等価抵抗回路R1と同一の構成である。
【0014】
【発明が解決しようとする課題】
図15のバンドパスフィルタ回路の回路定数をfC=2MHzになるように設定した場合の利得特性は、図16に示すように下限カットオフ周波数fC1近傍及び上限カットオフ周波数fC2近傍においてピークが現れるという問題があった。これは、上述した等価インダクタ回路のインピーダンス特性に起因するものである。すなわち、等価インダクタ回路L3〜L6のインピーダンスが900kHz以上の周波数帯域において負性抵抗成分を有するためである。
【0015】
さらに図15のバンドパスフィルタ回路は、各回路の定数が任意に決定されており、各回路により製造バラツキによる影響が異なっているので、その回路定数によって定まるカットオフ周波数のバラツキを小さくすることができないといった問題もある。そこでカットオフ周波数を設計値通りにするために、位相制御ループを設けた無調整バンドパスフィルタ回路を構成する場合がある。しかしながら、このような構成にしても、位相制御ループに設けられるフィルタ回路(例えばローパスフィルタ回路)やバンドパスフィルタ回路が備える等価インダクタ回路が負性抵抗成分を有しているため、各フィルタ回路の利得特性が良好でなく、設計値に対するカットオフ周波数の誤差は依然として大きかった。
【0016】
本発明は、上記の問題点に鑑み、利得特性の良好なフィルタ回路を提供することを第1の目的とする。また、設計値に対するカットオフ周波数の誤差が少ない無調整フィルタ回路を提供することを第2の目的とする。
【0017】
【課題を解決するための手段】
上記第1の目的を達成するために、本発明に係るフィルタ回路においては、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続される又は前記容量の他端に接続されて前記容量に直列接続される抵抗と、を有する等価インダクタ回路を備えるようにする。
【0018】
上記第2の目的を達成するために、本発明に係る無調整フィルタ回路においては、
第1の容量と、複数の演算トランスコンダクタンス増幅器で構成され前記第1の容量を負荷とするジャイレータと、前記第1の容量に直列接続される抵抗と、を有する等価インダクタ回路を備え、所定の周波数の信号を入力する第1のフィルタ回路と、
前記所定の周波数の信号と前記第1のフィルタ回路の出力信号との位相差に応じた信号を出力する位相比較手段と、
第2の容量と、複数の演算トランスコンダクタンス増幅器で構成され前記第2の容量を負荷とするジャイレータと、前記第2の容量に直列接続される抵抗と、を有する等価インダクタ回路を備える第2のフィルタ回路と、
前記第1のフィルタ回路及び前記第2のフィルタ回路が備える演算トランスコンダクタンス増幅器内に設けられる電流源の電流値を前記位相比較手段の出力信号に応じて可変する制御手段と、
を備えるようにする。
【0019】
また、設計値に対するカットオフ周波数の誤差を低減する観点から、上記フィルタ回路又は上記無調整フィルタ回路において、前記複数の演算トランスコンダクタンス増幅器のコンダクタンス値を全て同一にしてもよく、全ての容量を複数の単位容量の直列回路及び/又は並列回路によって構成してもよい。
【0020】
また、上記フィルタ回路又は上記無調整フィルタ回路のダイナミックレンジを大きくする観点から、上記フィルタ回路又は上記無調整フィルタ回路内の演算トランスコンダクタンス増幅器が、第1のMOSトランジスタ及び第2のMOSトランジスタで構成される第1の差動対と、第3のMOSトランジスタ及び第4のMOSトランジスタで構成されるMOSトランジスタで構成される第2の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第2の差動対を駆動する第2の電流源と、を備え、
前記第1の電流源と前記第2の電流源の電流値を等しくし、
第1のMOSトランジスタのゲートと第3のMOSトランジスタのゲートを共通接続し、第2のMOSトランジスタのゲートと第4のMOSトランジスタのゲートを共通接続し、第1のMOSトランジスタのドレインと第3のMOSトランジスタのドレインを共通接続し、第2のMOSトランジスタのゲートと第4のMOSトランジスタのゲートを共通接続し、
前記第1のMOSトランジスタのゲート幅をゲート長で除算した値と前記第2のMOSトランジスタのゲート幅をゲート長で除算した値との比を1:10とし、前記第3のMOSトランジスタのゲート幅をゲート長で除算した値と前記第4のMOSトランジスタのゲート幅をゲート長で除算した値との比を10:1としてもよい。
【0021】
【発明の実施の形態】
本発明の一実施形態について図面を参照して説明する。まず、本発明に係るフィルタ回路に用いられる等価インダクタ回路について図7及び図8を参照して説明する。
【0022】
片側接地インダクタ(図11(a)参照)の等価インダクタ回路L1’の構成を図7に示す。なお、図11と同一の部分には同一の符号を付し説明を省略する。等価インダクタ回路L1’が従来の等価インダクタ回路L1と異なる点は、容量C1に直列接続される抵抗R3を備えた点である。すなわち、容量C1のOTAと接続されていない側が抵抗R3を介して接地される。
【0023】
また、フローティングインダクタ(図12(a)参照)の等価インダクタ回路L2’の構成を図8に示す。なお、図12と同一の部分には同一の符号を付し説明を省略する。等価インダクタ回路L2’が従来の等価インダクタ回路L2と異なる点は、容量C2に直列接続される抵抗R4を備えた点である。すなわち、容量C2のOTAと接続されていない側が抵抗R4を介して接地される。
【0024】
次に、これら本発明に係るフィルタ回路に用いられる等価インダクタ回路のインピーダンス特性について説明する。一例として、C1=3.7[pF]、gm=165[μS]、抵抗R3の抵抗値R3=2.6[kΩ]である等価インダクタ回路L1’のインピーダンス特性を図9のスミスチャートに示す。
【0025】
等価インダクタ回路L1’のインピーダンスの虚部は、入力信号の周波数が高くなるのに応じて大きくなる。入力信号の周波数にかかわらず等価インダクタ回路L1’のインピーダンスの虚部が正の値であるので、等価インダクタ回路L1’はインダクタとして機能する。
【0026】
一方、等価インダクタ回路L1’のインピーダンスの実部は、入力信号の周波数が高くなるのに応じて小さくなる。しかしながら、従来の等価インダクタ回路と異なり、等価インダクタ回路L1’のインピーダンスの実部が負の値になることはない。すなわち、等価インダクタ回路L1’のインピーダンスが負性抵抗成分を有することはない。等価インダクタ回路L2’のインピーダンス特性も等価インダクタ回路L1’のインピーダンス特性と同様である。
【0027】
したがって、等価インダクタ回路において容量に直列接続される抵抗を備えることによって、入力信号の周波数が高くなっても発振が起こらないようにすることができる。
【0028】
なお、本実施形態では等価インダクタ回路において容量のOTAと接続されていない側に抵抗を直列接続したが、容量のOTAと接続される側に抵抗を直列接続しても同様の効果を得ることができる。この場合、容量は直接OTAに接続されるのではなく、抵抗を介してOTAに接続されることになる。また、入力信号の周波数が高くなっても発振が起こらないようにするためには、容量と直列接続される抵抗の抵抗値を概ね数百Ω〜数kΩの範囲で設定すればよい。そして、OTAのコンダクタンス値が小さいほど、容量と直列接続される抵抗の抵抗値は小さくてすむ。
【0029】
次に本発明に係るフィルタ回路の一実施形態であるバンドパスフィルタ回路について、図1を参照して説明する。なお、図15と同一の部分には同一の符号を付し説明を省略する。
【0030】
入力端子7は等価インダクタ回路L3’の一端に接続される。等価インダクタ回路L3’の他端はコンデンサC3の一端に接続される。コンデンサC3の他端は、コンデンサC4の一端、等価インダクタ回路L4’、及び等価インダクタ回路L5’の一端に接続される。そして、コンデンサC4の他端は接地され、等価インダクタ回路L5’の他端はコンデンサC5の一端に接続される。
【0031】
コンデンサC5の他端は、コンデンサC6の一端、等価インダクタ回路L6’、等価抵抗回路R2、及び出力端子8に接続される。そして、コンデンサC6の他端は接地される。
【0032】
なお、等価インダクタ回路L3’及びL5’は図8に示した等価インダクタ回路L2’と同一の構成であり、等価インダクタ回路L4’及びL6’は図7に示した等価インダクタ回路L1’と同一の構成である。
【0033】
図1のfC=2MHzになるように各定数を設定した場合、このバンドパスフィルタ回路の利得特性は図2のようになる。図2から明らかなように従来のバンドパスフィルタ回路の利得特性曲線では存在した下限カットオフ周波数fC1近傍及び上限カットオフ周波数fC2近傍におけるピークがなく、通過周波数帯域全域でほぼ0dBであり、良好な利得特性になる。これは、図1のバンドパスフィルタ回路が備える等価インダクタ回路のインピーダンス特性に起因するものである。すなわち、図9で説明したように等価インダクタ回路L3’〜L6’のインピーダンスが900kHz以上の周波数帯域において負性抵抗成分を有していないためである。
【0034】
次に、図1のバンドパスフィルタ回路を用いた本発明に係る無調整バンドパスフィルタ回路について説明する。本発明に係る無調整バンドパスフィルタ回路の回路ブロック図を図3に示す。
【0035】
端子9に入力された入力信号は、バンドパスフィルタ回路11によって不要な周波数成分が除去されて出力信号となり、出力端子12から送出される。
【0036】
バンドパスフィルタ回路11は図1のバンドパスフィルタ回路を用いており、通過帯域の中心周波数は2MHzである。
【0037】
バンドパスフィルタ回路11の中心周波数は、製造バラツキによって設計値通りにならない。このため、無調整フィルタ回路は、バンドパスフィルタ回路11の中心周波数を自動的に設定値通りにするための位相制御ループ部13を備えている。以下、位相制御ループ部13について説明する。
【0038】
基準クロック源14は所定の周波数(例えば13MHz)のクロック信号S1を分周回路15に送出する。分周回路15はクロック信号S1を1/N分周(Nは自然数、例えば12)し、その分周信号S2(例えば周波数1.0833MHz)を位相比較回路16及びローパスフィルタ回路17に送出する。
【0039】
ローパスフィルタ回路17は、カットオフ周波数fCが分周信号S2の周波数と一致するように回路定数の設定がなされている。ローパスフィルタ回路17は分周信号S2に対して90度位相の遅れた信号S3を位相比較回路16に送出する。
【0040】
位相比較回路16は、分周信号S2と信号S3との位相を比較する。分周信号S2に対する信号S3の位相遅れが90度であれば、信号を出力しない。分周信号S2に対する信号S3の位相遅れが90度より大きければ、正のパルス電圧信号を出力する。分周信号S2に対する信号S3の位相遅れが90度より小さければ、負のパルス電圧信号を出力する。
【0041】
チャージポンプ回路18は位相比較回路16から送出されたパルス電圧信号を電流信号に変換して、その電流信号をループフィルタ19に送出する。ループフィルタ19はチャージポンプ回路18から出力される電流信号をDC値の電圧信号に変換して制御電圧生成回路20に出力する。
【0042】
制御電圧生成回路20は、ループフィルタ19から送出されるDC値の電圧信号に応じた制御電圧VBIASを生成し、ローパスフィルタ回路17及びバンドパスフィルタ回路11内のOTAが備える電流源の電流値をその制御電圧VBIASによって制御する。
【0043】
ローパスフィルタ回路17及びバンドパスフィルタ回路11内のOTAが備える電流源の電流値を制御することで、ローパスフィルタ回路17及びバンドパスフィルタ回路11内のOTAのコンダクタンス値を制御し、ローパスフィルタ回路17及びバンドパスフィルタ回路11のカットオフ周波数を制御する。これによって、ローパスフィルタ回路17のカットオフ周波数を分周信号S2の周波数と一致させることができる。このとき、ローパスフィルタ回路17とバンドパスフィルタ回路11とが同じ製造バラツキであればバンドパスフィルタ回路11の中心周波数が設定値(2MHz)通りになる。
【0044】
制御電圧生成回路20の一実施形態を図4に示す。定電圧VCCが供給される端子が可変電流源33を介してNPN型トランジスタQ9のコレクタに接続される。トランジスタQ9のエミッタは接地される。また、トランジスタQ9のコレクタ−ベース間は共通接続される。ループフィルタ19から送出されるDC値の電圧信号によって可変電流源33の出力電流値が変化し、それに応じてトランジスタQ9のベース電圧である制御電圧VBIASが変化する。トランジスタQ9のベースはOTAの電流源であるNPN型トランジスタQ7及びQ8(図10参照)のベースに接続され、カレントミラー回路を形成する。したがって、制御電圧VBIASによってトランジスタQ7及びQ8にも可変電流源33の出力電流と同じ値の電流を流すことができる。
【0045】
バンドパスフィルタ回路11には上述したように図1のバンドパスフィルタ回路を用いている。そして、ローパスフィルタ回路17には図5に示すローパスフィルタ回路を用いている。
【0046】
ここで、図5のローパスフィルタ回路の構成について説明する。入力端子21は等価インダクタ回路L7’の一端に接続される。等価インダクタ回路L7’の他端はコンデンサC7の一端、等価抵抗回路R5、及び出力端子22に接続される。そして、コンデンサC7の他端は接地される。なお、等価インダクタ回路L7’は図8に示した等価インダクタ回路L2’と同一の構成である。
【0047】
したがって、Qのダンピング用抵抗(R4)が入ることになるのでバンドパスフィルタ回路11、ローパスフィルタ回路17ともに、利得特性が良好である。これにより、設計値(2MHz)に対するバンドパスフィルタ回路11の中心周波数の誤差を小さくすることができる。
【0048】
ところで、入力側にフローティング抵抗の等価抵抗回路を有するフィルタ回路では、その等価抵抗回路における利得の減衰を小さくするために、その等価抵抗回路内のOTAのコンダクタンス値を大きくしている。一方、等価インダクタ回路ではOTAのコンダクタンス値を大きくすると、インダクタ値を大きくすることが困難であるので、コンダクタンス値の小さいOTAを用いている。すなわち、フィルタ回路内のOTAのコンダクタンス値が統一されていなかった。このため、コンダクタンス値の製造バラツキがまちまちになり、製造バラツキによるカットオフ周波数の誤差が大きくなっていた。
【0049】
そこで、バンドパスフィルタ回路11を入力側に設けるフローティング抵抗の等価抵抗回路の抵抗値がゼロとみなせる構成のフィルタ回路とし、バンドパスフィルタ回路11及びローパスフィルタ回路17内のOTA全てについてコンダクタンス値を同一にすることが好ましい。バンドパスフィルタ回路11及びローパスフィルタ回路17内のOTA全てについてコンダクタンス値を同一にすることによって、設定値(2MHz)に対するバンドパスフィルタ回路11の中心周波数の誤差を一層小さくすることができる。
【0050】
なお、図3の無調整フィルタ回路のみならず、図1のバンドパスフィルタ回路でも全てのOTAのコンダクタンス値を同一にすることによって、設定値(2MHz)に対する中心周波数の誤差を小さくすることができる。
【0051】
また、バンドパスフィルタ回路11及びローパスフィルタ回路17内の各々の容量はそれぞれ用いるキャパシタンス値が異なるため、そのキャパシタンス値の製造バラツキの要因となってしまい、設定値(2MHz)に対するバンドパスフィルタ回路11の中心周波数の誤差が大きくなる一因になっていた。
【0052】
そこで、バンドパスフィルタ回路11及びローパスフィルタ回路17内の各々の容量を複数の単位容量の直列回路及び/又は並列回路の組み合わせによって構成することが好ましい。なお、単位容量とは、静電容量が所定値(例えば1[pF])の容量のことである。
【0053】
容量の静電容量設計値と複数の単位容量の合成静電容量値との誤差が少なく、レイアウト面積が小さく、単位容量の静電容量値の製造バラツキが小さくなるように、単位容量の静電容量値及び回路の組み合わせを最適化するとよい。これにより、設定値(2MHz)に対するバンドパスフィルタ回路11の中心周波数の誤差を一層小さくすることができる。
【0054】
なお、図3の無調整フィルタ回路のみならず、図1のバンドパスフィルタ回路でも各々の容量を複数の単位容量の直列回路及び/又は並列回路の組み合わせによって構成することによって、設定値(2MHz)に対する中心周波数の誤差を小さくすることができる。
【0055】
次に、OTAの一実施形態について図10を参照して説明する。定電圧VCCが印加される端子にPMOSトランジスタ(MOSFET;Metal-Oxide-Semiconductor Field-Effect Transistor)Q1のソースと、PMOSトランジスタQ2のソースとが接続される。PMOSトランジスタQ1のゲートとPMOSトランジスタQ2のゲートとは共通接続される。また、PMOSトランジスタQ1のゲート−ドレイン間は共通接続される。
【0056】
PMOSトランジスタQ1のドレインが、NMOSトランジスタQ3のドレイン及びNMOSトランジスタQ5のドレインに接続される。また、PMOSトランジスタQ2のドレインが、出力電流IOUTが送出される端子、NMOSトランジスタQ4のドレイン及びNMOSトランジスタQ6のドレインに接続される。
【0057】
入力電圧VIN+が入力される端子が、NMOSトランジスタQ3のゲート及びNMOSトランジスタQ5のゲートに接続される。また、入力電圧VIN-が入力される端子が、NMOSトランジスタQ4のゲート及びNMOSトランジスタQ6のゲートに接続される。
【0058】
NMOSトランジスタQ3のソースとNMOSトランジスタQ4のソースとが共通接続され、NPN型トランジスタQ7のコレクタに接続される。また、NMOSトランジスタQ5のソースとNMOSトランジスタQ6のソースとが共通接続され、NPN型トランジスタQ8のコレクタに接続される。
【0059】
トランジスタQ7のエミッタが抵抗R7を介して接地され、トランジスタQ8のエミッタが抵抗R8を介して接地される。
【0060】
そして、NMOSトランジスタQ3のゲート幅をゲート長で除算した値とNMOSトランジスタQ4のゲート幅をゲート長で除算した値との比が1:Kであり、NMOSトランジスタQ5のゲート幅をゲート長で除算した値とNMOSトランジスタQ6のゲート幅をゲート長で除算した値との比がK:1である。
【0061】
このような構成のOTAの入出力特性について説明する。出力電流IOUTは(4)式で表される。ただし、ID3、ID4、ID5、ID6はそれぞれNMOSトランジスタQ3、Q4、Q5、Q6のドレイン電流である。
IOUT=(ID3+ID5)−(ID4+ID6)
IOUT=(ID3−ID4)+(ID5−ID6)…(4)
【0062】
(4)式より、NMOSトランジスタQ3〜Q6が飽和領域で動作しているときNMOSトランジスタQ3〜Q6のゲート−ソース間電圧に対するドレイン電流の関係が線形であれば、K=1にすると入力電圧(VIN+−VIN-)にかかわらずOTAのコンダクタンス値gmが一定になる。
【0063】
しかしながら、NMOSトランジスタQ3〜Q6が飽和領域で動作しているときNMOSトランジスタQ3〜Q6のゲート−ソース間電圧に対するドレイン電流の関係は線形ではなく、2次則に従う。
【0064】
このため、入力電圧(VIN+−VIN-)に対する出力電流IOUTの関係が線形になるようにKの値を設定する必要がある。そして、K=10にすると、入力電圧(VIN+−VIN-)の広い範囲(例えばピーク・ツー・ピーク値で1μV〜1V)で、入力電圧(VIN+−VIN-)に対する出力電流IOUTの関係を線形にすることができる。すなわち、K=10にすることによって、OTAのダイナミックレンジを大きくすることができる。
【0065】
上述した無調整バンドパスフィルタ回路は、例えば受信装置などに用いられる。この受信装置の構成について図6を参照して説明する。
【0066】
アンテナ23によって受信された高周波信号がバンドパスフィルタ回路24に入力され、バンドパスフィルタ回路24によって不要な周波数成分が除去される。そして、不要な周波成分が除去された高周波信号がローノイズアンプ25に入力され、ローノイズアンプ25で増幅されたのち、ミキサ26で発振器27から送出される局部発振信号とミキシングされ、IF信号にダウンコンバートされる。このIF信号は、バンドパスフィルタ回路28によって不要な周波数成分が除去され、増幅器29で増幅されたのち復調回路30に送られ、復調回路30で受信信号に復調される。A/D変換回路31はアナログ信号である受信信号をディジタル信号に変換して出力端子32に送出する。
【0067】
バンドパスフィルタ回路28を上述した本発明に係る無調整バンドパスフィルタ回路にすることで、出力端子32に送出されるディジタル信号のデータ誤り率を低減することができる。
【0068】
【発明の効果】
本発明によると、フィルタ回路が、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続される又は前記容量の他端に接続されて前記容量に直列接続される抵抗と、を有する等価インダクタ回路を備えるので、等価インダクタ回路のインピーダンスが負性抵抗成分を有することがなくなる。これにより、フィルタ回路の利得特性曲線においてカットオフ周波数近傍でのピークがなくなり、フィルタ回路の利得特性が良好になる。
【0069】
また、本発明によると、無調整フィルタ回路が備える第1のフィルタ回路及び第2のフィルタ回路が、容量に直列接続される抵抗を有する等価インダクタ回路を用いるフィルタ回路であるので、無調整フィルタ回路が備える第1のフィルタ回路及び第2のフィルタ回路はともに利得特性が良好になる。これにより、設計値に対する第2のフィルタ回路のカットオフ周波数の誤差を小さくすることができる。
【0070】
また、本発明によると、前記複数の演算トランスコンダクタンス増幅器のコンダクタンス値を全て同一にしているので、演算トランスコンダクタンス増幅器間においてコンダクタンス値の製造バラツキの差が小さくなる。これにより、製造バラツキによるカットオフ周波数の誤差を小さくすることができる。
【0071】
また、本発明によると、全ての容量を複数の単位容量の直列回路及び/又は並列回路によって構成しているので、容量間において静電容量値の製造バラツキの差が小さくなる。これにより、製造バラツキによるカットオフ周波数の誤差を小さくすることができる。
【0072】
また、本発明によると、演算トランスコンダクタンス増幅器が備える2個の差動対それぞれが、ゲート幅をゲート長で除算した値の比が1:10である2個のMOSトランジスタによって構成されるので、演算トランスコンダクタンス増幅器のダイナミックレンジを大きくすることができる。したがって、この演算トランスコンダクタンス増幅器を有する等価インダクタ回路を用いるフィルタ回路のダイナミックレンジを大きくすることができる。
【図面の簡単な説明】
【図1】 本発明に係るバンドパスフィルタ回路の構成図である。
【図2】 図1のバンドパスフィルタ回路の利得特性を示す図である。
【図3】 本発明に係る無調整バンドパスフィルタ回路の回路ブロック図である。
【図4】 図3の無調整バンドパスフィルタ回路が備える制御電圧生成回路の構成図である。
【図5】 図3の無調整バンドパスフィルタ回路が備えるローパスフィルタ回路の構成図である。
【図6】 受信装置の回路ブロック図である。
【図7】 図1のバンドパスフィルタ回路が用いる等価インダクタ回路の構成図である。
【図8】 図1のバンドパスフィルタ回路が用いる他の等価インダクタ回路の構成図である。
【図9】 図7の等価インダクタ回路のインピーダンス特性を示すスミスチャート図である。
【図10】 図8および図9の等価インダクタ回路が備えるOTAの構成図である。
【図11】 従来の等価インダクタ回路の構成図である。
【図12】 従来の他の等価インダクタ回路の構成図である。
【図13】 図11の等価インダクタ回路のインピーダンス特性を示すスミスチャート図である。
【図14】 等価抵抗回路の構成図である。
【図15】 従来のバンドパスフィルタ回路の構成図である。
【図16】 図15のバンドパスフィルタ回路の利得特性を示す図である。
【符号の説明】
1〜5 OTA
11 バンドパスフィルタ回路
17 ローパスフィルタ回路
20 制御電圧生成回路
C1、C2 容量
L1’〜L7’ 等価インダクタ回路
Q3〜Q6 NMOSトランジスタ(MOSFET)
R3、R4 抵抗
Claims (1)
- 容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続される又は前記容量の他端に接続されて前記容量に直列接続される抵抗と、を有する等価インダクタ回路を備えることを特徴とするフィルタ回路。
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