JP3145690B2

JP3145690B2 - ジャイレータ遅延回路

Info

Publication number: JP3145690B2
Application number: JP28970089A
Authority: JP
Inventors: 英明定松
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-11-06
Filing date: 1989-11-06
Publication date: 2001-03-12
Anticipated expiration: 2016-03-12
Also published as: JPH03149916A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】

本発明は、例えばテレビジョン受像機の映像信号に必
要な遅延時間を設定するために使用される広帯域のジャ
イレータ遅延回路に関するものである。

【０００２】

【従来の技術】

従来、この種のジャイレータ遅延回路は、ジャイレー
タと呼ばれる電圧−電流変換器とコンデンサと電流−電
圧変換器とを用いて等価的にインダクタンスを構成し
て、このインダクタンスと抵抗およびコンデンサを用い
て２次のオールパスフィルタを構成することで、必要な
遅延時間を有する回路を作成していた。

【０００３】図３は上述したような２次のオールパスフィルタの回
路構成を示すもので、同図中、（１）は電源電圧、
（２）は基準電圧、（３）は入力信号、（４）（５）
（８）（９）（17）（18）（21）（22）は第１〜第８ト
ランジスタである。また、（６）（10）（16）（19）
（20）（23）（29）は第１〜第７抵抗で、それぞれの抵
抗値を符号の順位と対応させてR1〜R7で表している。
（７）（12）（24）（26）はエミッタフォロアの電流
源、（11）（13）（25）（27）（28）は信号伝達に必要
な電流源で、その電流の大きさをＩ、2Iで示している。
更に、（14）（15）は第１、第２コンデンサで、それぞ
れの容量をC1、C2で表している。

【０００４】このような構成を備えた回路において、入力信号
（３）の一部が第２トランジスタ（５）のコレクタ、第
４抵抗（19）を通じて第５トランジスタ（17）の電圧に
なる。この電圧は同トランジスタ（17）のエミッタフォ
ロアを通じて第６トランジスタ（18）と第５抵抗（20）
とからなる差動アンプ（A₁）、第８トランジスタ（22）
と第６抵抗（23）とからなる差動アンプ（A₂）に入力さ
れ、第６トランジスタ（18）のコレクタ電流に変換され
る。

【０００５】この第６トランジスタ（18）のコレクタ電流は第１コ
ンデンサ（14）に流れると共に、第２トランジスタ
（５）と第１抵抗（６）とからなる差動アンプ（A₃）、
第４トランジスタ（９）と第２抵抗（10）とからなる差
動アンプ（A₄）を通じて第２トランジスタ（５）のコレ
クタに流れ、第４抵抗（19）を通じて電圧変換され、第
５トランジスタ（17）のベースにフィードバックされ
る。このループにより第５トランジスタ（17）のベース
から見ると、電圧−電流変換器、第１コンデンサ（1
4）、電圧−電流変換器を用いており、等価的にインダ
クタンスを構成している。

【０００６】この等価的なインダタンスと第２コンデンサ（15）、
第４抵抗（19）および第３抵抗（16）を用いて２次のオ
ールパスフィルタを構成しており、入力信号（３）から
出力Ｖまでの伝達関数を求めると、次の数式になる。

【０００７】

【数１】

【０００８】伝達関数のゲインが１のオールパスフィルターは次の
数式で表される。

【０００９】

【数２】

【００１０】そして、数式が数式になる条件は次の数式〜
のようになる。

【００１１】

【数３】

【００１２】但し、ここではトランジスタ（５）（９）（18）（2
2）のエミッタ抵抗は無視しているが、実際にはR1〜R6
にエミッタ抵抗が付加される。上記数式〜の条件を
満足すると、数式に示すような２次のオールパスフィ
ルターとなり、周波数とは無関係にゲインが１となる。
また、移相は次に示す数式となり、テーラー展開を行
うと、数式となり、また、数式となるので、遅延時
間がほぼ一定となって、遅延回路が構成される。

【００１３】

【数４】

【００１４】

【発明が解決しようとする課題】

しかしながら、図３に示す遅延回路をIC内で構成する
には、イ．コンデンサの大きさに限度があること、ロ．過度応答に対して十分に対応できること、を考慮すると、せいぜい120nsec程度の遅延時間が限度
である。ところが、映像信号、特にテレビジョン受像機
の映像信号等では300nsec程度の遅延時間が必要である
ため、これに上記構成の遅延回路を適用しようとする
と、IC内で３〜４弾の遅延回路が必要となる。このた
め、１段当たりの周波数特性に優れているものであって
も、３〜４段構成にすると、相乗的に周波数特性が悪化
することになる。

【００１５】図４に３段構成、つまりQ1＝0.577、Q2＝0.51、Q3＝
0.82としたときの周波数特性を示す。この図から明らか
なように、3dbダウンの周波数特性は10MHz程度であり、
この回路の前後の回路を合わせると７〜9MHz程度にな
り、最近のテレビジョン受像機に要請される10MHzの周
波数を確保することは極めて困難であるという問題点が
あった。なお、Ｑ＝0.82の定数はR1＝2700、R2＝2700、
R3＝7770、R4＝4428、R5＝2700、R6＝2000、R7＝8110、
C1＝C2＝4PFである。

【００１６】本発明は、このような問題点に鑑みてなされたもの
で、出力回路に増幅器を追加することにより、広帯域の
周波数特性を有する遅延回路を提供することを目的とす
るものである。

【００１７】

【課題を解決するための手段】

上記目的を達成するために本発明は、ジャイレータ遅
延回路主体の入力抵抗R3と出力抵抗R7の比（R7/R3）に
より伝達増幅度が設定されると共に、前記ジャイレータ
遅延回路主体の出力部に前記出力抵抗R7を介して接続配
設され前記出力抵抗R7とフィードバック抵抗R8の比（R8
/R7）により増幅度が設定される増幅器とを備え、前記
入力抵抗R3とフィードバック抵抗R8の抵抗値が等しくな
るように設定（R3＝R8）し、前記ジャイレータ遅延回路
主体の伝達増幅度（R7/R3）と前記増幅器の増幅度（R8/
R7）の合計の増幅度が、（R7/R3）×（R8/R7）＝１にな
るように構成して、前記ジャイレータ遅延回路主体の入
力電圧の振幅が前記増幅器の出力電圧の振幅と等しくな
るようにするとともに、前記ジャイレータ遅延回路主体
の出力抵抗R7の値を入力抵抗R3よりも小さい値（R3＞R
7）に設定することにより、前記ジャイレータ遅延回路
主体の出力部の浮遊容量と前記出力抵抗R7による出力周
波数特性の劣化を少なくしたことを特徴とするものであ
る。

【００１８】また、上記ジャイレータ遅延回路において、請求項２
に係る発明は、ジャイレータ遅延回路主体の出力抵抗を
入力抵抗として、前記ジャイレータ遅延回路主体の出力
部に接続配設される増幅器を電流−電圧変換用の反転増
幅器としたことを特徴とするものである。更に、上記い
ずれの構成においても、入力信号の直流レベルと出力信
号の直流レベルを等しく構成することが望ましい。

【００１９】

【作用】

本発明は上記した構成により、従来の回路構成におい
ては、出力抵抗に出力に流すトランジスタのコレクタ容
量とによって周波数特性が劣化していたのを、出力抵抗
を小さくすると共に、周波数の増幅器を追加することに
より、出力周波数特性の劣化を防ぐことができ、これに
よって広帯域化が実現できる。

【００２０】

【実施例】

以下、本発明の一実施例について図１を参照しながら
詳細に説明する。なお、図１において、前述の図３に示
した回路と構成が共通する部分には共通の符号を付し
て、重複を避けるためにその説明を省略する。すなわ
ち、図１において、符号（１）〜（28）の構成はジャイ
レータ遅延回路主体（Ｇ）であって、図３に示した従来
構成と共通しており、また、伝達関数は前述の数式で
表される。

【００２１】出力部は出力電流が第８トランジスタ（22）のコレク
タに出力され、第７抵抗（29）に流れ、出力電圧となる
が、この部分に第９、第10トランジスタ（30）、（36）
と第９、第10抵抗器（32）（33）および定電流源（34）
（35）と第11トランジスタ（37）とにより構成されたオ
ペレーションアンプ（増幅器）（Ａ）を追加している。
このオペレーションアンプ（Ａ）により入力抵抗である
前記第７抵抗（29）、フィードバック抵抗である第８抵
抗（31）によって増幅しており、そのゲインはR8/R7と
なる。

【００２２】そして、周波数特性の向上を図るためにオペレーショ
ンアンプ（Ａ）の入力抵抗R7を小さくすると共に、フィ
ードバック抵抗R8の抵抗値を入力抵抗R3と等しい抵抗値
に設定して出力抵抗R7の値に無関係に、ジャイレータ遅
延回路（Ｇ）とオペレーションアンプ（Ａ）の増幅度の
合計を１にすることにより、従来、ジャイレータ遅延回
路主体（Ｇ）の出力抵抗となる第７抵抗（29）と第７ト
ランジスタ（21）のコレクタに接続される浮遊容量によ
る周波数劣化を少なくでき、これによって周波数特性が
改善されるものである。なお、この実施例では増幅器と
して反転オペレーションアンプ（Ａ）を用いているが、
高周波増幅器を用いても差し支えない。また、この実施
例のオペレーションアンプ（Ａ）は本来、電流出力を第
８抵抗（31）により電圧変換しているものであるので、
高周波の電流−電圧変換回路で代用しても差し支えな
い。

【００２３】更に、出力部には第12トランジスタ（38）、第11抵抗
（40）とで構成したエミッタフォロア（Ｅ）を用いて出
力しているが、これは第11トランジスタ（37）から出力
した場合、出力に抵抗等が接続されたときには第８抵抗
（31）に信号電流が流れ、第７抵抗（29）にフィードバ
ックされて、出力ゲインに影響を及ぼすことになるのを
防ぐための対策を講じたものである。したがって、IC内
部の次段に一定電流のエミッタフォロアを接続した場合
には、第11トランジスタ（37）から出力することができ
るものである。

【００２４】これに対し、この実施例におけるオペレーションアン
プ（Ａ）は基準電圧（２）を中心に信号が伝達されるこ
とから、容易に次段の遅延回路に接続できるという利点
を有している。図２にこの実施例のジャイレータ遅延回
路の周波数特性を示す。この場合の定数は、R1〜R6およ
びC1、C2は図３に示すものと同じであり、また、R7＝25
00、R8＝8110である。なお、R9、R10は発振防止のため
導入されるもので、600Ω程度のものが使用される。ま
た、R7も本来は不必要であるが、発振防止のため導入し
ている。

【００２５】

【発明の効果】

以上説明したように本発明のジャイレータ遅延回路に
よるときは、出力抵抗を小さくすると共に、高周波の増
幅器を追加することにより、出力周波数特性の劣化を防
ぐことができ、これによって広帯域が実現できる。した
がって、IC内に高周波特性を有する遅延回路を設けるこ
とが可能になり、実用的に極めて有用なものとなった。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図、

【図２】その周波数特性図、

【図３】従来例を示す回路図、

【図４】その周波数特性図。

【符号の説明】

（Ａ）増幅器（Ｇ）ジャイレータ遅延回路主体

Claims

(57)【特許請求の範囲】

【請求項１】ジャイレータ遅延回路主体の入力抵抗R3と
出力抵抗R7の比（R7/R3）により伝達増幅度が設定され
ると共に、前記ジャイレータ遅延回路主体の出力部に前
記出力抵抗R7を介して接続配設され前記出力抵抗R7とフ
ィードバック抵抗R8の比（R8/R7）により増幅度が設定
される増幅器とを備え、前記入力抵抗R3とフィードバッ
ク抵抗R8の抵抗値が等しくなるように設定（R3＝R8）
し、前記ジャイレータ遅延回路主体の伝達増幅度（R7/R
3）と前記増幅器の増幅度（R8/R7）の合計の増幅度が、
（R7/R3）×（R8/R7）＝１になるように構成して、前記
ジャイレータ遅延回路主体の入力電圧振幅が前記増幅器
の出力電圧の振幅と等しくなるようにするとともに、前
記ジャイレータ遅延回路主体の出力抵抗R7の値を入力抵
抗R3よりも小さい値（R3＞R7）に設定することにより、
前記ジャイレータ遅延回路主体の出力部の浮遊容量と前
記出力抵抗R7による出力周波数特性の劣化を少なくした
ことを特徴とするジャイレータ遅延回路。
【請求項２】ジャイレータ遅延回路主体の出力抵抗を入
力抵抗として、前記ジャイレータ遅延回路主体の出力部
に接続配設される増幅器を電流−電圧変換用の反転増幅
器としたことを特徴とする請求項１記載のジャイレータ
遅延回路。