JP3885875B2 - 等価インダクタ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、等価インダクタ回路に関するものである。特に、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、を備える等価インダクタ回路に関するものである。
【０００２】
【従来の技術】
インダクタを集積化することは困難であるため、集積回路装置においては通常、図５（ａ）に示す片側接地インダクタの代わりに図５（ｂ）に示す等価インダクタ回路Ｌ１が用いられ、図６（ａ）に示すフローティングインダクタの代わりに図６（ｂ）に示す等価インダクタ回路Ｌ２が用いられる。
【０００３】
図５（ｂ）の等価インダクタ回路Ｌ１は、演算トランスコンダクタンス増幅器（以下、ＯＴＡという）１、ＯＴＡ２、及び容量Ｃ１を備えている。ＯＴＡ１の出力端子とＯＴＡ２の非反転入力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ１の端部となる。また、ＯＴＡ１の反転入力端子とＯＴＡ２の出力端子とが共通接続され、その接続ノードに容量Ｃ１の一端が接続される。そして、容量Ｃ１の他端、ＯＴＡ１の非反転入力端子、及びＯＴＡ２の反転入力端子は接地される。等価インダクタ回路Ｌ１の等価インダクタＬ1は（１）式で表される。ただし、Ｃ1は容量Ｃ１のリアクタンス、ｇｍはＯＴＡ１及びＯＴＡ２のコンダクタンス値である。
Ｌ1＝Ｃ1／（ｇｍ）2…（１）
【０００４】
また、図６（ｂ）の等価インダクタ回路Ｌ２は、ＯＴＡ３、ＯＴＡ４、ＯＴＡ５、及び容量Ｃ２を備えている。ＯＴＡ３の出力端子とＯＴＡ４の非反転入力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ２の一端となる。また、ＯＴＡ４の反転入力端子とＯＴＡ５の出力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ２の他端となる。また、ＯＴＡ３の反転入力端子とＯＴＡ４の出力端子とＯＴＡ５の非反転入力端子とが共通接続され、その接続ノードが容量Ｃ２の一端に接続される。そして、容量Ｃ２の他端、ＯＴＡ３の非反転入力端子、ＯＴＡ５の反転入力端子は接地される。等価インダクタ回路Ｌ２の等価インダクタＬ2は（２）式で表される。ただし、Ｃ2は容量Ｃ２のリアクタンス、ｇｍはＯＴＡ３、ＯＴＡ４、及びＯＴＡ５のコンダクタンス値である。
Ｌ2＝Ｃ2／（ｇｍ）2…（２）
【０００５】
等価インダクタ回路は、理想的には抵抗成分が全くないインダクタと等価になるが、実際には抵抗成分を含んでいる。一例として、Ｃ1＝３．７[pF]、ｇｍ＝１６５[μS]である等価インダクタ回路Ｌ１のインピーダンス特性を図７のスミスチャートに示す。
【０００６】
等価インダクタ回路Ｌ１のインピーダンスの虚部は、入力信号の周波数が高くなるのに応じて大きくなる。入力信号の周波数にかかわらず等価インダクタ回路Ｌ１のインピーダンスの虚部が正の値であるので、等価インダクタ回路Ｌ１はインダクタとして機能する。
【０００７】
【発明が解決しようとする課題】
一方、等価インダクタ回路Ｌ１のインピーダンスの実部は、入力信号の周波数が高くなるのに応じて小さくなり、入力信号の周波数が９００ｋＨｚ以上になると負の値になる。すなわち、等価インダクタ回路Ｌ１のインピーダンスは、入力信号の周波数が９００ｋＨｚ以上になると負性抵抗成分を有することになる。
【０００８】
このような負性抵抗成分があると発振の原因となってしまうという問題があった。等価インダクタ回路Ｌ２のインピーダンス特性も等価インダクタ回路Ｌ１のインピーダンス特性と同様である。
【０００９】
本発明は、上記の問題点に鑑み、入力信号が高周波領域になってもインピーダンスに負性抵抗成分を含まない等価インダクタ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る等価インダクタ回路においては、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続され又は前記容量の他端に接続されて前記容量に直列接続され、使用する周波数帯域内でインピーダンスが負性抵抗成分を示さないようにするための抵抗と、を備えるようにする。
【００１１】
また、上記等価インダクタ回路のダイナミックレンジを大きくする観点から、上記等価インダクタ回路内の演算トランスコンダクタンス増幅器が、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタで構成される第１の差動対と、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタで構成されるＭＯＳトランジスタで構成される第２の差動対と、前記第１の差動対を駆動する第１の電流源と、前記第２の差動対を駆動する第２の電流源と、を備え、
前記第１の電流源と前記第２の電流源の電流値を等しくし、
第１のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタのゲートを共通接続し、第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのゲートを共通接続し、第１のＭＯＳトランジスタのドレインと第３のＭＯＳトランジスタのドレインを共通接続し、第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのゲートを共通接続し、
前記第１のＭＯＳトランジスタのゲート幅をゲート長で除算した値と前記第２のＭＯＳトランジスタのゲート幅をゲート長で除算した値との比を１：１０とし、前記第３のＭＯＳトランジスタのゲート幅をゲート長で除算した値と前記第４のＭＯＳトランジスタのゲート幅をゲート長で除算した値との比を１０：１としてもよい。
【００１２】
【発明の実施の形態】
本発明の一実施形態について図面を参照して説明する。本発明に係る等価インダクタ回路について図１及び図２を参照して説明する。
【００１３】
片側接地インダクタ（図５（ａ）参照）の等価インダクタ回路Ｌ１’の構成を図１に示す。なお、図５と同一の部分には同一の符号を付し説明を省略する。等価インダクタ回路Ｌ１’が従来の等価インダクタ回路Ｌ１と異なる点について説明する。等価インダクタ回路Ｌ１’は容量Ｃ１に直列接続される抵抗Ｒ１を備えている。すなわち、容量Ｃ１のＯＴＡと接続されていない側が抵抗Ｒ１を介して接地される。また、ＯＴＡ１の非反転入力端子が直流電源６を介して接地されているので、ＯＴＡ１の非反転入力端子には所定のバイアスがかかっている。また、ＯＴＡ２の反転入力端子が直流電源７を介して接地されているので、ＯＴＡ２の反転入力端子には所定のバイアスがかかっている。さらに、容量Ｃ１のキャパシタンス値の製造バラツキを小さくするために、容量Ｃ１を複数の単位容量の直列回路及び／又は並列回路（図１においては並列回路のみ）の組み合わせによって構成している。なお、単位容量とは静電容量が所定値（例えば１[pF]）の容量のことである。
【００１４】
次に、フローティングインダクタ（図６（ａ）参照）の等価インダクタ回路Ｌ２’の構成を図２に示す。なお、図６と同一の部分には同一の符号を付し説明を省略する。等価インダクタ回路Ｌ２’が従来の等価インダクタ回路Ｌ２と異なる点について説明する。等価インダクタ回路Ｌ２’は、容量Ｃ２に直列接続される抵抗Ｒ２を備えている。すなわち、容量Ｃ２のＯＴＡと接続されていない側が抵抗Ｒ２を介して接地される。また、ＯＴＡ３の非反転入力端子が直流電源８を介して接地されているので、ＯＴＡ３の非反転入力端子には所定のバイアスがかかっている。また、ＯＴＡ５の反転入力端子が直流電源９を介して接地されているので、ＯＴＡ５の反転入力端子には所定のバイアスがかかっている。さらに、容量Ｃ２のキャパシタンス値の製造バラツキを小さくするために、容量Ｃ２を複数の単位容量の直列回路及び／又は並列回路（図２においては並列回路のみ）の組み合わせによって構成している。なお、単位容量とは静電容量が所定値（例えば１[pF]）の容量のことである。
【００１５】
次に、これら本発明に係る等価インダクタ回路のインピーダンス特性について説明する。一例として、Ｃ1＝３．７[pF]、ｇｍ＝１６５[μS]、抵抗Ｒ１の抵抗値Ｒ1＝２．６[kΩ]である等価インダクタ回路Ｌ１’のインピーダンス特性を図３のスミスチャートに示す。
【００１６】
等価インダクタ回路Ｌ１’のインピーダンスの虚部は、入力信号の周波数が高くなるのに応じて大きくなる。入力信号の周波数にかかわらず等価インダクタ回路Ｌ１’のインピーダンスの虚部が正の値であるので、等価インダクタ回路Ｌ１’はインダクタとして機能する。
【００１７】
一方、等価インダクタ回路Ｌ１’のインピーダンスの実部は、入力信号の周波数が高くなるのに応じて小さくなる。しかしながら、従来の等価インダクタ回路と異なり、等価インダクタ回路Ｌ１’のインピーダンスの実部が負の値になることはない。すなわち、等価インダクタ回路Ｌ１’のインピーダンスが負性抵抗成分を有することはない。等価インダクタ回路Ｌ２’のインピーダンス特性も等価インダクタ回路Ｌ１’のインピーダンス特性と同様である。
【００１８】
したがって、等価インダクタ回路において容量に直列接続される抵抗を備えることによって、入力信号の周波数が高くなっても発振が起こらないようにすることができる。
【００１９】
なお、本実施形態では等価インダクタ回路において容量のＯＴＡと接続されていない側に抵抗を直列接続したが、容量のＯＴＡと接続される側に抵抗を直列接続しても同様の効果を得ることができる。この場合、容量は直接ＯＴＡに接続されるのではなく、抵抗を介してＯＴＡに接続されることになる。また、入力信号の周波数が高くなっても発振が起こらないようにするためには、容量と直列接続される抵抗の抵抗値を概ね数百Ω〜数ｋΩの範囲で設定すればよい。そして、ＯＴＡのコンダクタンス値が小さいほど、容量と直列接続される抵抗の抵抗値は小さくてすむ。
【００２０】
次に、ＯＴＡの一実施形態について図４を参照して説明する。定電圧ＶCCが印加される端子にＰＭＯＳトランジスタ（ＭＯＳＦＥＴ；Metal-Oxide-Semiconductor Field-Effect Transistor）Ｑ１のソースと、ＰＭＯＳトランジスタＱ２のソースとが接続される。ＰＭＯＳトランジスタＱ１のゲートとＰＭＯＳトランジスタＱ２のゲートとは共通接続される。また、ＰＭＯＳトランジスタＱ１のゲート−ドレイン間は共通接続される。
【００２１】
ＰＭＯＳトランジスタＱ１のドレインが、ＮＭＯＳトランジスタＱ３のドレイン及びＮＭＯＳトランジスタＱ５のドレインに接続される。また、ＰＭＯＳトランジスタＱ２のドレインが、出力電流ＩOUTが送出される端子、ＮＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ６のドレインに接続される。
【００２２】
入力電圧ＶIN+が入力される端子が、ＮＭＯＳトランジスタＱ３のゲート及びＮＭＯＳトランジスタＱ５のゲートに接続される。また、入力電圧ＶIN-が入力される端子が、ＮＭＯＳトランジスタＱ４のゲート及びＮＭＯＳトランジスタＱ６のゲートに接続される。
【００２３】
ＮＭＯＳトランジスタＱ３のソースとＮＭＯＳトランジスタＱ４のソースとが共通接続され、ＮＰＮ型トランジスタＱ７のコレクタに接続される。また、ＮＭＯＳトランジスタＱ５のソースとＮＭＯＳトランジスタＱ６のソースとが共通接続され、ＮＰＮ型トランジスタＱ８のコレクタに接続される。
【００２４】
トランジスタＱ７のエミッタが接地され、トランジスタＱ８のエミッタが接地される。
【００２５】
そして、ＮＭＯＳトランジスタＱ３のゲート幅をゲート長で除算した値とＮＭＯＳトランジスタＱ４のゲート幅をゲート長で除算した値との比が１：Ｋであり、ＮＭＯＳトランジスタＱ５のゲート幅をゲート長で除算した値とＮＭＯＳトランジスタＱ６のゲート幅をゲート長で除算した値との比がＫ：１である。
【００２６】
このような構成のＯＴＡの入出力特性について説明する。出力電流ＩOUTは（３）式で表される。ただし、ＩD3、ＩD4、ＩD5、ＩD6はそれぞれＮＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６のドレイン電流である。
ＩOUT＝（ＩD3＋ＩD5）−（ＩD4＋ＩD6）
ＩOUT＝（ＩD3−ＩD4）＋（ＩD5−ＩD6）…（３）
【００２７】
（３）式より、ＮＭＯＳトランジスタＱ３〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジスタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイン電流の関係が線形であれば、Ｋ＝１にすると入力電圧（ＶIN+−ＶIN-）にかかわらずＯＴＡのコンダクタンス値ｇｍが一定になる。
【００２８】
しかしながら、ＮＭＯＳトランジスタＱ３〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジスタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイン電流の関係は線形ではなく、２次則に従う。
【００２９】
このため、入力電圧（ＶIN+−ＶIN-）に対する出力電流ＩOUTの関係が線形になるようにＫの値を設定する必要がある。そして、Ｋ＝１０にすると、入力電圧（ＶIN+−ＶIN-）の広い範囲（例えばピーク・ツー・ピーク値で１μＶ〜１Ｖ）で、入力電圧（ＶIN+−ＶIN-）に対する出力電流ＩOUTの関係を線形にすることができる。すなわち、Ｋ＝１０にすることによって、ＯＴＡのダイナミックレンジを大きくすることができる。
【００３０】
【発明の効果】
本発明によると、等価インダクタ回路が、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続され又は前記容量の他端に接続されて前記容量に直列接続され、使用する周波数帯域内でインピーダンスが負性抵抗成分を示さないようにするための抵抗と、を備えるので、入力信号が高周波領域になっても等価インダクタ回路のインピーダンスに負性抵抗成分を含まないようにすることができる。これにより、等価インダクタ回路が発振することを防ぐことができる。
【００３１】
また、本発明によると、演算トランスコンダクタンス増幅器が備える２個の差動対それぞれが、ゲート幅をゲート長で除算した値の比が１：１０である２個のＭＯＳトランジスタによって構成されるので、演算トランスコンダクタンス増幅器のダイナミックレンジを大きくすることができる。したがって、この演算トランスコンダクタンス増幅器を有する等価インダクタ回路のダイナミックレンジを大きくすることができる。
【図面の簡単な説明】
【図１】 本発明に係る等価インダクタ回路の構成図である。
【図２】 本発明に係る他の等価インダクタ回路の構成図である。
【図３】 図１の等価インダクタ回路のインピーダンス特性を示すスミスチャート図である。
【図４】 図１および図２の等価インダクタ回路が備えるＯＴＡの構成図である。
【図５】 従来の等価インダクタ回路の構成図である。
【図６】 従来の他の等価インダクタ回路の構成図である。
【図７】 図５の等価インダクタ回路のインピーダンス特性を示すスミスチャート図である。
【符号の説明】
１〜５ ＯＴＡ
Ｃ１、Ｃ２ 容量
Ｑ３〜Ｑ６ ＮＭＯＳトランジスタ（ＭＯＳＦＥＴ）
Ｒ１、Ｒ２ 抵抗
【発明の属する技術分野】
本発明は、等価インダクタ回路に関するものである。特に、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、を備える等価インダクタ回路に関するものである。
【０００２】
【従来の技術】
インダクタを集積化することは困難であるため、集積回路装置においては通常、図５（ａ）に示す片側接地インダクタの代わりに図５（ｂ）に示す等価インダクタ回路Ｌ１が用いられ、図６（ａ）に示すフローティングインダクタの代わりに図６（ｂ）に示す等価インダクタ回路Ｌ２が用いられる。
【０００３】
図５（ｂ）の等価インダクタ回路Ｌ１は、演算トランスコンダクタンス増幅器（以下、ＯＴＡという）１、ＯＴＡ２、及び容量Ｃ１を備えている。ＯＴＡ１の出力端子とＯＴＡ２の非反転入力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ１の端部となる。また、ＯＴＡ１の反転入力端子とＯＴＡ２の出力端子とが共通接続され、その接続ノードに容量Ｃ１の一端が接続される。そして、容量Ｃ１の他端、ＯＴＡ１の非反転入力端子、及びＯＴＡ２の反転入力端子は接地される。等価インダクタ回路Ｌ１の等価インダクタＬ1は（１）式で表される。ただし、Ｃ1は容量Ｃ１のリアクタンス、ｇｍはＯＴＡ１及びＯＴＡ２のコンダクタンス値である。
Ｌ1＝Ｃ1／（ｇｍ）2…（１）
【０００４】
また、図６（ｂ）の等価インダクタ回路Ｌ２は、ＯＴＡ３、ＯＴＡ４、ＯＴＡ５、及び容量Ｃ２を備えている。ＯＴＡ３の出力端子とＯＴＡ４の非反転入力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ２の一端となる。また、ＯＴＡ４の反転入力端子とＯＴＡ５の出力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ２の他端となる。また、ＯＴＡ３の反転入力端子とＯＴＡ４の出力端子とＯＴＡ５の非反転入力端子とが共通接続され、その接続ノードが容量Ｃ２の一端に接続される。そして、容量Ｃ２の他端、ＯＴＡ３の非反転入力端子、ＯＴＡ５の反転入力端子は接地される。等価インダクタ回路Ｌ２の等価インダクタＬ2は（２）式で表される。ただし、Ｃ2は容量Ｃ２のリアクタンス、ｇｍはＯＴＡ３、ＯＴＡ４、及びＯＴＡ５のコンダクタンス値である。
Ｌ2＝Ｃ2／（ｇｍ）2…（２）
【０００５】
等価インダクタ回路は、理想的には抵抗成分が全くないインダクタと等価になるが、実際には抵抗成分を含んでいる。一例として、Ｃ1＝３．７[pF]、ｇｍ＝１６５[μS]である等価インダクタ回路Ｌ１のインピーダンス特性を図７のスミスチャートに示す。
【０００６】
等価インダクタ回路Ｌ１のインピーダンスの虚部は、入力信号の周波数が高くなるのに応じて大きくなる。入力信号の周波数にかかわらず等価インダクタ回路Ｌ１のインピーダンスの虚部が正の値であるので、等価インダクタ回路Ｌ１はインダクタとして機能する。
【０００７】
【発明が解決しようとする課題】
一方、等価インダクタ回路Ｌ１のインピーダンスの実部は、入力信号の周波数が高くなるのに応じて小さくなり、入力信号の周波数が９００ｋＨｚ以上になると負の値になる。すなわち、等価インダクタ回路Ｌ１のインピーダンスは、入力信号の周波数が９００ｋＨｚ以上になると負性抵抗成分を有することになる。
【０００８】
このような負性抵抗成分があると発振の原因となってしまうという問題があった。等価インダクタ回路Ｌ２のインピーダンス特性も等価インダクタ回路Ｌ１のインピーダンス特性と同様である。
【０００９】
本発明は、上記の問題点に鑑み、入力信号が高周波領域になってもインピーダンスに負性抵抗成分を含まない等価インダクタ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る等価インダクタ回路においては、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続され又は前記容量の他端に接続されて前記容量に直列接続され、使用する周波数帯域内でインピーダンスが負性抵抗成分を示さないようにするための抵抗と、を備えるようにする。
【００１１】
また、上記等価インダクタ回路のダイナミックレンジを大きくする観点から、上記等価インダクタ回路内の演算トランスコンダクタンス増幅器が、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタで構成される第１の差動対と、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタで構成されるＭＯＳトランジスタで構成される第２の差動対と、前記第１の差動対を駆動する第１の電流源と、前記第２の差動対を駆動する第２の電流源と、を備え、
前記第１の電流源と前記第２の電流源の電流値を等しくし、
第１のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタのゲートを共通接続し、第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのゲートを共通接続し、第１のＭＯＳトランジスタのドレインと第３のＭＯＳトランジスタのドレインを共通接続し、第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのゲートを共通接続し、
前記第１のＭＯＳトランジスタのゲート幅をゲート長で除算した値と前記第２のＭＯＳトランジスタのゲート幅をゲート長で除算した値との比を１：１０とし、前記第３のＭＯＳトランジスタのゲート幅をゲート長で除算した値と前記第４のＭＯＳトランジスタのゲート幅をゲート長で除算した値との比を１０：１としてもよい。
【００１２】
【発明の実施の形態】
本発明の一実施形態について図面を参照して説明する。本発明に係る等価インダクタ回路について図１及び図２を参照して説明する。
【００１３】
片側接地インダクタ（図５（ａ）参照）の等価インダクタ回路Ｌ１’の構成を図１に示す。なお、図５と同一の部分には同一の符号を付し説明を省略する。等価インダクタ回路Ｌ１’が従来の等価インダクタ回路Ｌ１と異なる点について説明する。等価インダクタ回路Ｌ１’は容量Ｃ１に直列接続される抵抗Ｒ１を備えている。すなわち、容量Ｃ１のＯＴＡと接続されていない側が抵抗Ｒ１を介して接地される。また、ＯＴＡ１の非反転入力端子が直流電源６を介して接地されているので、ＯＴＡ１の非反転入力端子には所定のバイアスがかかっている。また、ＯＴＡ２の反転入力端子が直流電源７を介して接地されているので、ＯＴＡ２の反転入力端子には所定のバイアスがかかっている。さらに、容量Ｃ１のキャパシタンス値の製造バラツキを小さくするために、容量Ｃ１を複数の単位容量の直列回路及び／又は並列回路（図１においては並列回路のみ）の組み合わせによって構成している。なお、単位容量とは静電容量が所定値（例えば１[pF]）の容量のことである。
【００１４】
次に、フローティングインダクタ（図６（ａ）参照）の等価インダクタ回路Ｌ２’の構成を図２に示す。なお、図６と同一の部分には同一の符号を付し説明を省略する。等価インダクタ回路Ｌ２’が従来の等価インダクタ回路Ｌ２と異なる点について説明する。等価インダクタ回路Ｌ２’は、容量Ｃ２に直列接続される抵抗Ｒ２を備えている。すなわち、容量Ｃ２のＯＴＡと接続されていない側が抵抗Ｒ２を介して接地される。また、ＯＴＡ３の非反転入力端子が直流電源８を介して接地されているので、ＯＴＡ３の非反転入力端子には所定のバイアスがかかっている。また、ＯＴＡ５の反転入力端子が直流電源９を介して接地されているので、ＯＴＡ５の反転入力端子には所定のバイアスがかかっている。さらに、容量Ｃ２のキャパシタンス値の製造バラツキを小さくするために、容量Ｃ２を複数の単位容量の直列回路及び／又は並列回路（図２においては並列回路のみ）の組み合わせによって構成している。なお、単位容量とは静電容量が所定値（例えば１[pF]）の容量のことである。
【００１５】
次に、これら本発明に係る等価インダクタ回路のインピーダンス特性について説明する。一例として、Ｃ1＝３．７[pF]、ｇｍ＝１６５[μS]、抵抗Ｒ１の抵抗値Ｒ1＝２．６[kΩ]である等価インダクタ回路Ｌ１’のインピーダンス特性を図３のスミスチャートに示す。
【００１６】
等価インダクタ回路Ｌ１’のインピーダンスの虚部は、入力信号の周波数が高くなるのに応じて大きくなる。入力信号の周波数にかかわらず等価インダクタ回路Ｌ１’のインピーダンスの虚部が正の値であるので、等価インダクタ回路Ｌ１’はインダクタとして機能する。
【００１７】
一方、等価インダクタ回路Ｌ１’のインピーダンスの実部は、入力信号の周波数が高くなるのに応じて小さくなる。しかしながら、従来の等価インダクタ回路と異なり、等価インダクタ回路Ｌ１’のインピーダンスの実部が負の値になることはない。すなわち、等価インダクタ回路Ｌ１’のインピーダンスが負性抵抗成分を有することはない。等価インダクタ回路Ｌ２’のインピーダンス特性も等価インダクタ回路Ｌ１’のインピーダンス特性と同様である。
【００１８】
したがって、等価インダクタ回路において容量に直列接続される抵抗を備えることによって、入力信号の周波数が高くなっても発振が起こらないようにすることができる。
【００１９】
なお、本実施形態では等価インダクタ回路において容量のＯＴＡと接続されていない側に抵抗を直列接続したが、容量のＯＴＡと接続される側に抵抗を直列接続しても同様の効果を得ることができる。この場合、容量は直接ＯＴＡに接続されるのではなく、抵抗を介してＯＴＡに接続されることになる。また、入力信号の周波数が高くなっても発振が起こらないようにするためには、容量と直列接続される抵抗の抵抗値を概ね数百Ω〜数ｋΩの範囲で設定すればよい。そして、ＯＴＡのコンダクタンス値が小さいほど、容量と直列接続される抵抗の抵抗値は小さくてすむ。
【００２０】
次に、ＯＴＡの一実施形態について図４を参照して説明する。定電圧ＶCCが印加される端子にＰＭＯＳトランジスタ（ＭＯＳＦＥＴ；Metal-Oxide-Semiconductor Field-Effect Transistor）Ｑ１のソースと、ＰＭＯＳトランジスタＱ２のソースとが接続される。ＰＭＯＳトランジスタＱ１のゲートとＰＭＯＳトランジスタＱ２のゲートとは共通接続される。また、ＰＭＯＳトランジスタＱ１のゲート−ドレイン間は共通接続される。
【００２１】
ＰＭＯＳトランジスタＱ１のドレインが、ＮＭＯＳトランジスタＱ３のドレイン及びＮＭＯＳトランジスタＱ５のドレインに接続される。また、ＰＭＯＳトランジスタＱ２のドレインが、出力電流ＩOUTが送出される端子、ＮＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ６のドレインに接続される。
【００２２】
入力電圧ＶIN+が入力される端子が、ＮＭＯＳトランジスタＱ３のゲート及びＮＭＯＳトランジスタＱ５のゲートに接続される。また、入力電圧ＶIN-が入力される端子が、ＮＭＯＳトランジスタＱ４のゲート及びＮＭＯＳトランジスタＱ６のゲートに接続される。
【００２３】
ＮＭＯＳトランジスタＱ３のソースとＮＭＯＳトランジスタＱ４のソースとが共通接続され、ＮＰＮ型トランジスタＱ７のコレクタに接続される。また、ＮＭＯＳトランジスタＱ５のソースとＮＭＯＳトランジスタＱ６のソースとが共通接続され、ＮＰＮ型トランジスタＱ８のコレクタに接続される。
【００２４】
トランジスタＱ７のエミッタが接地され、トランジスタＱ８のエミッタが接地される。
【００２５】
そして、ＮＭＯＳトランジスタＱ３のゲート幅をゲート長で除算した値とＮＭＯＳトランジスタＱ４のゲート幅をゲート長で除算した値との比が１：Ｋであり、ＮＭＯＳトランジスタＱ５のゲート幅をゲート長で除算した値とＮＭＯＳトランジスタＱ６のゲート幅をゲート長で除算した値との比がＫ：１である。
【００２６】
このような構成のＯＴＡの入出力特性について説明する。出力電流ＩOUTは（３）式で表される。ただし、ＩD3、ＩD4、ＩD5、ＩD6はそれぞれＮＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６のドレイン電流である。
ＩOUT＝（ＩD3＋ＩD5）−（ＩD4＋ＩD6）
ＩOUT＝（ＩD3−ＩD4）＋（ＩD5−ＩD6）…（３）
【００２７】
（３）式より、ＮＭＯＳトランジスタＱ３〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジスタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイン電流の関係が線形であれば、Ｋ＝１にすると入力電圧（ＶIN+−ＶIN-）にかかわらずＯＴＡのコンダクタンス値ｇｍが一定になる。
【００２８】
しかしながら、ＮＭＯＳトランジスタＱ３〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジスタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイン電流の関係は線形ではなく、２次則に従う。
【００２９】
このため、入力電圧（ＶIN+−ＶIN-）に対する出力電流ＩOUTの関係が線形になるようにＫの値を設定する必要がある。そして、Ｋ＝１０にすると、入力電圧（ＶIN+−ＶIN-）の広い範囲（例えばピーク・ツー・ピーク値で１μＶ〜１Ｖ）で、入力電圧（ＶIN+−ＶIN-）に対する出力電流ＩOUTの関係を線形にすることができる。すなわち、Ｋ＝１０にすることによって、ＯＴＡのダイナミックレンジを大きくすることができる。
【００３０】
【発明の効果】
本発明によると、等価インダクタ回路が、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続され又は前記容量の他端に接続されて前記容量に直列接続され、使用する周波数帯域内でインピーダンスが負性抵抗成分を示さないようにするための抵抗と、を備えるので、入力信号が高周波領域になっても等価インダクタ回路のインピーダンスに負性抵抗成分を含まないようにすることができる。これにより、等価インダクタ回路が発振することを防ぐことができる。
【００３１】
また、本発明によると、演算トランスコンダクタンス増幅器が備える２個の差動対それぞれが、ゲート幅をゲート長で除算した値の比が１：１０である２個のＭＯＳトランジスタによって構成されるので、演算トランスコンダクタンス増幅器のダイナミックレンジを大きくすることができる。したがって、この演算トランスコンダクタンス増幅器を有する等価インダクタ回路のダイナミックレンジを大きくすることができる。
【図面の簡単な説明】
【図１】 本発明に係る等価インダクタ回路の構成図である。
【図２】 本発明に係る他の等価インダクタ回路の構成図である。
【図３】 図１の等価インダクタ回路のインピーダンス特性を示すスミスチャート図である。
【図４】 図１および図２の等価インダクタ回路が備えるＯＴＡの構成図である。
【図５】 従来の等価インダクタ回路の構成図である。
【図６】 従来の他の等価インダクタ回路の構成図である。
【図７】 図５の等価インダクタ回路のインピーダンス特性を示すスミスチャート図である。
【符号の説明】
１〜５ ＯＴＡ
Ｃ１、Ｃ２ 容量
Ｑ３〜Ｑ６ ＮＭＯＳトランジスタ（ＭＯＳＦＥＴ）
Ｒ１、Ｒ２ 抵抗
Claims (1)
- 容量と、
複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、
前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続され又は前記容量の他端に接続されて前記容量に直列接続され、使用する周波数帯域内でインピーダンスが負性抵抗成分を示さないようにするための抵抗と、
を備えることを特徴とする等価インダクタ回路。
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