WO2014122753A1 - フローティングイミタンス形成回路及びこれを用いたフローティングイミタンス回路 - Google Patents

フローティングイミタンス形成回路及びこれを用いたフローティングイミタンス回路 Download PDF

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宏一 平間
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マークデバイシス株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/40—Impedance converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/46—One-port networks

Definitions

  • the present invention relates to an electric circuit component element, and more particularly to an electric component circuit element that can be connected to a reference terminal.
  • an electric circuit is often composed of a circuit in which a bidirectional two-terminal passive component element such as a resistor, a coil, and a capacitor is combined with a unidirectional three-terminal active component such as a transistor.
  • component elements such as a resistive element, a capacitive element, and an inductive element, which are bidirectional two-terminal passive components, are components that determine a frequency characteristic in a circuit that exhibits a desired frequency characteristic.
  • a unidirectional three-terminal active component such as a transistor has a function that does not exist in passive components such as amplification.
  • Non-Patent Document 1 discloses an electric circuit that forms a two-terminal impedance.
  • 2 of the signal output gain from the output terminal of the amplifier circuit is Myuti
  • the input terminal and the reference terminal of the circuit is negatively fed back to the input terminal via a feedback impedance Z F
  • Z F the input impedance Zin developed between the terminals follows the following equation.
  • Ken Yanagisawa “Analog Integrated Electronic Circuit”, IEICE University Series C-5, p. 127, Corona, 1994
  • At least one of a plurality of elements forming an electric circuit is a component element that can be connected to a reference potential, and when the reference potential fluctuates due to a signal level applied or expressed to an external terminal.
  • a desired two-terminal immittance cannot be obtained.
  • the electric circuit is a filter circuit composed of a resistance element and a capacitive element
  • at least one of the resistance element and the capacitance element is connected to a reference potential, and a frequency appearing between two terminals of the filter circuit
  • the characteristics change with the fluctuation of the reference potential and the desired filter characteristics cannot be obtained.
  • the present invention has been made in view of the above-described problems, and is a floating immittance that can form a two-terminal immittance in a floating state with respect to the reference potential without being affected by fluctuations in the reference potential. It is an object to provide a forming circuit and a floating immittance circuit using the forming circuit.
  • the floating immittance forming circuit includes a pair of upstream and downstream connection terminals, at least two base circuit connection terminals, and a potential difference signal representing an input side potential difference appearing at each of the upstream and downstream connection terminals.
  • a differential voltage detection circuit supplied to one of the terminals, and an upstream current having a magnitude corresponding to the output side potential difference between the base potential appearing on the other of the base circuit connection terminals and the reference potential of the reference potential terminal is sucked from the upstream connection terminal
  • a current supply circuit for supplying a downstream current equal to the upstream current to the downstream connection terminal.
  • the floating immittance circuit according to the present invention also includes a cause circuit having a pair of upstream and downstream connection terminals, at least two terminals, and a potential difference signal representing an input side potential difference appearing at each of the upstream and downstream connection terminals.
  • a differential voltage detection circuit to be supplied to one terminal of the circuit, and an upstream current having a magnitude corresponding to an output side potential difference between a base potential appearing at the other terminal of the base circuit and a reference potential of the reference potential terminal
  • a current supply circuit for supplying a downstream current equal to the upstream current to the downstream connection terminal.
  • the floating immittance forming circuit is a three-terminal circuit including a first terminal, a second terminal, and a reference terminal, and a series resonance circuit, for example, that causes two-terminal immittance formation between the first terminal and the second terminal.
  • “2-terminal immittance that is, impedance z 0 or admittance y 0 ” corresponding to the total gain including the gain of a three-terminal circuit (hereinafter, referred to as a base circuit) including the.
  • the expressed two-terminal immittance has the following characteristics.
  • a current does not flow through the current path including the reference terminal due to the signal level applied to or expressed at the first terminal and the second terminal (first floating effect).
  • a two-terminal immittance characteristic corresponding to the total gain ⁇ ta including the gain of the base circuit is developed according to the form of the immittance conversion generation circuit as a constituent element.
  • FIG. 1 is a circuit diagram of a floating immittance forming circuit (hereinafter simply referred to as an immittance forming circuit).
  • FIG. 2 is a detailed circuit diagram of the immittance forming circuit of FIG.
  • FIG. 3 is a circuit diagram of an impedance conversion generation circuit used as the immittance conversion generation circuit of FIG.
  • FIG. 4 is a circuit example of a composite resonator circuit as the causal circuit of FIG.
  • FIG. 5 is an example diagram of a peripheral circuit used when performing a numerical simulation.
  • FIG. 6 is a numerical simulation example diagram in the circuit configuration of FIGS. 2 and 3.
  • FIG. 7 is a diagram for explaining an example of the effect.
  • FIG. 8 is a circuit diagram of an admittance conversion generation circuit used as the immittance conversion drive circuit of FIG.
  • FIG. 9 is a numerical simulation example diagram of the circuit configuration of FIGS. 2 and 8.
  • the immittance forming circuit 1 shown in FIG. 1 includes a first terminal (upstream connection terminal) 3, a second terminal (downstream connection terminal) 4, a reference terminal 2, and a pair of base circuit connection terminals T15 and T23.
  • the differential voltage detection circuit DA supplies a potential difference signal e4 representing the difference between the input side potentials e10 and e20 appearing at the upstream and downstream connection terminals 3 and 4 to the base circuit connection terminal T4.
  • the current supply circuits DIF01 and DIF02 suck the upstream current i10d having a magnitude corresponding to the output side potential difference between the potential V15 appearing at the base circuit connection terminal T15 and the reference potential of the reference terminal 2 from the upstream connection terminal 3 and into the upstream current i10d.
  • An equal downstream current i20d is supplied to the downstream connection terminal 4.
  • the product of the gains of the current supply circuits DIF01 and DIF02, the gain of the differential voltage detection circuit DA, and the gain of the base circuit (FIG. 2) connected between the terminal T15 and the terminal T4 is the total gain ⁇ ta.
  • the immittance forming circuit 1 includes a reference terminal 2, a first terminal 3, a second terminal 4, a sign switching input terminal 50, and an immittance level control input terminal 60.
  • the immittance forming circuit 1 outputs a signal e11 obtained by performing a distribution process on the signal e10 input from the first terminal 3 to the eleventh terminal T5-11 via the terminal T10, from the twelfth terminal T5-12.
  • the signal e21 obtained by performing distribution processing on the signal e20 output from the second terminal 4 to the twenty-first terminal T5-21 via the terminal T20 from the second terminal 4 is output from the twenty-second terminal T5-22 to the terminal T21.
  • the immittance conversion generation circuit 5 for outputting to
  • the immittance forming circuit 1 performs a subtraction process between the signal e11 input from the terminal T11 to the positive input terminal T6-ip and the signal e21 input from the terminal T21 to the negative input terminal T6-in.
  • a signal e22 corresponding to the obtained difference signal is output from the positive output terminal T6-op to the terminal T22, and a signal e12 obtained by inverting the sign of the signal e22 is output from the negative output terminal T6-on to the terminal T12.
  • a difference signal detection circuit 6 is provided.
  • the immittance forming circuit 1 receives from the sign switching input terminal 50 one of the signal e22 input from the terminal T22 to the input terminal T7-1 and the signal e12 input from the terminal T12 to the input terminal T7-2. There is provided a signal sign switching circuit 7 which selects according to the control signal SCNTR supplied to the switching control signal input terminal T7-4 via the terminal T13 and outputs this as the signal e23 from the output terminal T7-3 to the terminal T23. . Further, the immittance forming circuit 1 controls the immittance level control supplied from the immittance level control input terminal 60 to the control signal input terminal T8-3 via the terminal T14 to the signal e23 input from the terminal T23 to the input terminal T8-1.
  • an immittance level variable circuit 8 that outputs a signal e4 obtained by performing an amplification and attenuation action in accordance with a signal ICNTR (also referred to as a gain control signal ICNTR) from an output terminal T8-2 to a terminal T4.
  • a signal ICNTR also referred to as a gain control signal ICNTR
  • the immittance forming circuit 1 outputs a signal e15 obtained by subjecting the signal e4 input from the terminal T4 to the input terminal T9-1 to a desired gain processing, and outputs the signal e15 from the output terminal T9-2 to the terminal T15.
  • the immittance forming circuit 1 performs immittance conversion driving action on the signal e15 supplied from the terminal T15 to the D11 terminal T10-11 and the signal e25 supplied from the terminal T25 to the D21 terminal T10-21.
  • An immittance conversion drive circuit 10 (also referred to as a current supply circuit) that outputs the obtained signal e19 and signal e29 from the D12 terminal T10-12 to the terminal T19 and outputs from the D22 terminal T10-22 to the terminal T29, respectively. Have.
  • the terminal T25 is connected to the reference terminal 2.
  • the D02 terminal T10-02 is not connected to either.
  • the signal e19 supplied from the terminal T19 is output to the thirteenth terminal T5-13, and the signal e29 supplied from the terminal T29 is output to the 23rd terminal T5-23.
  • the gate terminal of the field effect transistor is also referred to as an amplification control terminal, and each of the source terminal and the drain terminal is also referred to as an operation terminal.
  • the base terminal of the bipolar transistor is also referred to as an amplification control terminal, and the emitter terminal and the collector terminal are also referred to as operation terminals.
  • the impedance conversion generation circuit 5a includes an eleventh terminal T5-11, a twelfth terminal T5-12, a thirteenth terminal T5-13 (also referred to as a first feedback signal input terminal), a fourteenth terminal T5-14, A twenty-first terminal T5-21, a twenty-second terminal T5-22, a twenty-third terminal T5-23 (also referred to as a second feedback signal input terminal), and a twenty-fourth terminal T5-24.
  • the signal supplied to the eleventh terminal T5-11 is connected to the twelfth terminal T5-12, the fourteenth terminal T5-14, and one terminal connected to the thirteenth terminal T5-13 via the connection point T11.
  • the output is distributed to the other terminal of the 1 immittance level setting impedance RIL1.
  • the signal supplied to the 21st terminal T5-21 is connected to the 22nd terminal T5-22, the 24th terminal T5-24, and one terminal connected to the 23rd terminal T5-23 via the connection point T21.
  • the output is distributed to the other terminal of the 2 immittance level setting impedance RIL2.
  • the difference signal detection circuit 6 has a positive input terminal T6-ip, a negative input terminal T6-in, a positive output terminal T6-op, and a negative output terminal T6-on.
  • the difference signal detection circuit 6 performs a subtraction process between the signal e11 supplied to the positive input terminal T6-ip and the signal e21 supplied to the negative input terminal T6-in.
  • the signal “ ⁇ 6 ⁇ (e11-e21)” corresponding to “e11-e21)” is output from the positive electrode output terminal T6-op to the terminal T22 as the signal e22.
  • the difference signal detection circuit 6 performs a subtraction process between the signal e12 supplied to the positive input terminal T6-ip and the signal e22 supplied to the negative input terminal T6-in.
  • a signal “ ⁇ 6 ⁇ (e11-e21)” corresponding to the sign inversion signal “-(e11-e21)” of “(e11-e21)” is output from the negative output terminal T6-on to the terminal T12 as the signal e12.
  • “ ⁇ 6” is the gain of the difference signal detection circuit 6 and does not lose the essence of the invention. Therefore, the description will be made with the positive side and the negative side set equal.
  • the signal sign switching circuit 7 has at least a first input terminal T7-1, a second input terminal T7-2, an output terminal T7-3, and a sign switching control input terminal T7-4.
  • the signal sign switching circuit 7 is one of a signal e22 input from the terminal 22 to the first input terminal T7-1 and a signal e12 input from the terminal 12 to the second input terminal T7-2, for example,
  • the signal e22 is output from the output terminal T7-3 to the terminal T23 in response to the code switching control signal SCNTR supplied to the code switching control input terminal T7-4.
  • the ratio (gain) of the signal e22 input to the first input terminal T7-1 of the signal code switching circuit 7 and the signal e23 output from the output terminal T7-3 to the terminal T24 is “ ⁇ 7”.
  • the immittance level variable circuit 8 amplifies and attenuates the signal e23 input from the terminal T23 to the input terminal T8-1 in accordance with the immittance level control signal ICNTR (also referred to as gain control signal ICNTR) supplied to the control terminal T8-3.
  • ICNTR also referred to as gain control signal ICNTR
  • This circuit for outputting the signal e4 obtained by applying the action from the output terminal T8-2 to the terminal T4.
  • This circuit may be an attenuator having a control terminal for varying the amount of attenuation or a variable amplifying circuit having a control terminal for varying the gain as required. Moreover, those combinations may be sufficient.
  • the ratio (gain) of the signal e23 input to the input terminal T8-1 of the immittance level variable circuit 8 and the signal e4 output from the output terminal T8-2 to the terminal T4 is “ ⁇ 8”.
  • the base circuit 9 has at least an input terminal T9-1 and an output terminal T9-2, and may or may not have the reference terminal 2.
  • the base circuit 9 is a combination with a passive component such as a resistor, a coil, or a capacitor, or a passive component whose equivalent circuit can be approximately expressed by a combination of passive components, or Is a circuit in which an active component such as a transistor is combined with these, and a circuit that causes a desired gain to appear between the input terminal T9-1 and the output terminal T9-2.
  • the absolute value of the desired gain ⁇ r may be smaller than “1”.
  • the cause circuit 9 will be described in detail with reference to FIG.
  • the two-terminal impedance exhibits a minimum value corresponding to the peak phenomenon of the frequency characteristic of the total gain ⁇ ta of the entire circuit of FIG. 2 as the two-terminal immittance.
  • this is a case of realizing a circuit that expresses an impedance equivalent to the impedance exhibited by the series resonance circuit composed of a coil and a capacitor.
  • the base circuit 9 illustrated in FIG. 4 has an input terminal T9-1, an output terminal T9-2, a frequency control signal input terminal T9-3, and a reference terminal 2.
  • the base circuit 9 illustrated in FIG. 4 includes a low output impedance amplifier circuit 9A that outputs a signal input from the input terminal T9-1 to the output terminal T9A-2 via the terminal T1, and an output terminal T9A-2.
  • a resonance circuit 9B that outputs a signal obtained by subjecting a signal supplied from the terminal T9A-2 to the input terminal T9B-1 via the terminal T2 to a resonance response process to the output terminal T9B-2; and an output terminal T9B-2 From the output terminal T9C-2 to the output terminal T9-2 via the terminal T4 to the signal e15 obtained by performing amplification processing on the signal supplied from the terminal T3C-1 to the input terminal T9C-1 And an amplifier circuit 8C.
  • the resonance circuit 9B has an input terminal T9B-1 and an output terminal T9B-2, and a series connection circuit of a resistor R, a coil L, and a capacitor C is connected between these terminals. Yes. Loss components of the coil L and the capacitor C are equivalently included in the resistor R.
  • the capacitance value C of the capacitor C is changed according to the reactance control signal XCNTR input to the reactance control input terminal T9-3. Making the capacitance value C variable according to the reactance control signal XCNT means making the resonance frequency of the resonance circuit 9B variable, so that the reactance control signal XCNT is equivalent to being the frequency control signal FCNTR.
  • the ratio (gain) between the signal e4 supplied to the input terminal T9-1 and the signal e15 output from the output terminal T9-2 is “ ⁇ r”. “ ⁇ r” has frequency dependence.
  • the immittance conversion drive circuit 10 includes a D11 terminal T10-11, a D21 terminal T10-21, a D12 terminal T10-12, a D22 terminal T10-22, and a D02 terminal T10-02.
  • the signal e15 supplied to the D11 terminal T10-11 is supplied to the base of the first transistor Q1 via the terminal T16, and the signal e25 supplied to the 21st terminal T10-21 is supplied via the terminal T26. , And supplied to the base of the second transistor Q2.
  • connection point TE The emitter of the first transistor Q1 and the emitter of the second transistor Q2 are connected to each other at a connection point TE, and this connection point TE is connected to the DC power supply VEE via a constant current source ic,
  • connection point TE is connected to the D02 terminal T10-02 via the terminal T0S.
  • the collector of the first transistor Q1 is connected to one terminal of the constant current source i1 via the connection point T17, and the other terminal of the constant current source i1 is connected to the DC power supply Vcc1. Further, the connection point T17 is connected to the D12th terminal T10-12 via the terminal T18.
  • the collector of the second transistor Q2 is connected to one terminal of the constant current source i2 via the connection point T27, and the other terminal of the constant current source i2 is connected to the DC power source Vcc2. Further, the connection point T27 is connected to the D22-th terminal T10-22 via the terminal T28.
  • the D12 terminal T10-12 is connected to the thirteenth terminal T5-13 of the immittance conversion generation circuit 5 via the terminal T19, and the D22 terminal T10-22 is connected to the 23rd terminal of the immittance conversion generation circuit 5 via the terminal T29. Each is connected to a terminal T5-23.
  • the 22nd terminal T5-22 is connected to the reference terminal 2 via the terminal T26.
  • the 14th terminal T5-14 and the 24th terminal T5-24 are not connected to any terminal.
  • the numerical simulation conditions will be described by exemplifying a case where the impedance conversion generation circuit 5a shown in FIG. 3 is used as the immittance conversion generation circuit 5 of the immittance formation circuit 1 of FIG.
  • the base circuit 9 can be arbitrarily selected, but here, the base circuit 9 shown in FIG. 4 is used as an example of the case where the resonance peak phenomenon appears in the gain frequency characteristic.
  • the values shown in Table 1 were used as circuit constants in the numerical simulation.
  • the series resistance R of the base circuit 9 is included in the output impedance of the amplifier circuit 9a and the input impedance of the amplifier circuit 9c.
  • test circuit 70 shown in FIG. 5 Using the test circuit 70 shown in FIG. 5, a test for confirming the characteristics of the expressed “two-terminal impedance z 0 ” was performed.
  • a standard signal oscillator SG having an output impedance ZS is connected between a first terminal 3 of the immittance forming circuit 1 and a reference potential via a terminal T1, and further, a second terminal 4 and a reference potential are connected.
  • a load resistance ZL was connected between the two.
  • the values of the output impedance ZS and the load impedance ZL may be changed from 50 ⁇ as parameters.
  • the value of the two-terminal impedance z0 does not change. This is because the current i10d flowing from the first immittance level setting impedance RIL1 in FIG. 3 to the connection point TE through the transistor Q1 in FIG. 2 and the second immittance level setting impedance RIL2 from the transistor Q2 in FIG. This means that the current i20d flowing in the direction of the connection point TE has the opposite sign and the absolute value is equal. Therefore, it was confirmed that “floating property” was satisfied.
  • the dominance of the first impedance level setting impedance RIL1, the second impedance level setting impedance RIL2, and the total gain ⁇ ta will be described as follows. It is assumed that the first impedance level setting impedance RIL1 and the second impedance level setting impedance RIL2 are set equal to RIL.
  • the horizontal axis of FIG. 6A is the frequency (Hz) of the input frequency signal applied to the first terminal 3 of FIG. 5, and was swept from 990000 Hz to 10100000 Hz.
  • the input voltage was set to 1V.
  • the vertical axis in FIG. 6A represents the difference voltage (e10 ⁇ e20) between the voltage e10 at the first terminal 3 and the voltage e20 at the second terminal 4 in FIG. 5 from the first terminal 3 to the second terminal 4.
  • the absolute value of “two-terminal impedance z0” obtained by dividing by the current flowing in the direction of.
  • the parameter is immittance level setting impedance RIL, and the value is selected from three types, 200 ⁇ , 100 ⁇ , and 50 ⁇ .
  • phase characteristic of “two-terminal impedance z0” is set to “positive” and “positive” according to the sign switching control signal SCNTR applied to the signal sign switching circuit 7.
  • SCNTR sign switching control signal
  • FIG. 6B is the voltage phase at the terminal T2 of the test circuit 70 in FIG. 5, and the unit is “° (degrees)”.
  • the horizontal axis is the same as in FIG.
  • the immittance level setting impedance RIL is 100 ⁇ .
  • a solid line A and a dotted line B are presented in response to the sign switching control signal SCNTR.
  • the solid line A exhibits the characteristic that the phase decreases as the frequency increases, while the dotted line B exhibits the characteristic that the phase increases as the frequency increases.
  • dotted line B are characteristics that cannot be realized by the combination of ordinary passive components. This characteristic can be realized by combining a transistor, which is an active component, in addition to a coil and a capacitor, which are passive components, in FIG.
  • connection in which the absolute value of the voltage difference appearing at both ends of the first immittance level setting impedance element RIL1 and the second immittance level setting impedance element RIL2 increases is called “positive feedback connection”, and the decreasing connection is “negative feedback”. This is called “connection”.
  • the voltage developed at the first terminal 3 is a connection in which the absolute value of the voltage difference developed at both ends of the first immittance level setting impedance element RIL1 increases.
  • Return connection This is because the phases of the voltages appearing at the eleventh terminal and the thirteenth terminal are opposite to each other from FIG. 3, and from the twelfth terminal T5-12 to the thirteenth terminal T5-13 in FIG. This is because the phase of the signal to reach is opposite.
  • the number of equivalent phase inversion circuits number of insertions
  • the phase is reversed.
  • the phase of the signal from the 22nd terminal T5-22 to the 23rd terminal T5-23 is reversed, and the number of stages of the phase inverting circuit is an odd number.
  • the number of stages of the phase inversion circuit should be an even number.
  • the switch selection of the signal sign switching circuit 7 may be input to the negative feedback side.
  • the selection of the positive feedback connection and the negative feedback connection is determined by the switch selection of the signal sign switching circuit 7 and the number of stages of the phase inversion circuit.
  • the phase rotation amount by the phase inversion circuit is significantly different from an integer multiple including zero of “ ⁇ ”
  • a phase shift circuit is inserted and arranged at an appropriate location in the circuit to obtain a desired integer multiple. It may be necessary to adjust.
  • the circuit may be “symmetric” with respect to the first terminal 3 and the second terminal 4. That is, even if the first terminal 3 and the second terminal 4 are interchanged, the same function is exhibited.
  • the impedance z0 between the first terminal 3 and the second terminal 4 is a voltage drop due to a current flowing from one of the first terminal 3 and the second terminal 4 to the other, that is, the voltage e10 of the first terminal 3. And the voltage difference (e10 ⁇ e20) between the voltage e20 of the second terminal 4 and the voltage e20. (Ohm's Law) Accordingly, when this current is obtained, the description of the circuit is completed.
  • the “floating property” is determined from the connection point TE if the current “i10” flowing from the first terminal 3 and the current “ ⁇ i20” flowing from the second terminal 4 are equal due to the voltage difference (e10 ⁇ e20). This is satisfied because the current flowing through terminal 2 is zero.
  • the operation of the immittance forming circuit 1 in FIG. 2 is expressed by using the immittance forming circuit 1 shown in FIG. 1 as an example when the impedance conversion generating circuit 5a in FIG. 3 is used as the immittance generating circuit.
  • the terminal codes and the component requirement codes in FIG. 1, FIG. 2, and FIG. Prior to mathematical analysis, an overall gain ⁇ ta is defined.
  • the total gain ⁇ ta is a product obtained by multiplying the gains ( ⁇ 5, ⁇ 6, ⁇ 7, ⁇ 8, ⁇ 9, ⁇ 10) of each element circuit shown in FIG. 2, and is generally a complex number. Each gain can be an amplification gain or an attenuation gain.
  • the signal supplied from the first terminal 3 to the eleventh terminal T5-11 of the immittance conversion generation circuit 5a shown in FIG. 3 becomes the D12 terminal T10 of the immittance conversion drive circuit 10 of FIG.
  • the current i 10d flowing from the connection point TE to the connection point TE through the emitter of the first transistor Q1 and the current ⁇ i 20d flowing from the connection point TE to the second terminal 4 in the same manner are expressed by the following equations. expressed.
  • the immittance conversion circuit 1 is a “floating circuit”.
  • the values of the input impedance cin10d viewed from the eleventh terminal T5-11 to the connection point TE side and the input impedance din20d viewed from the twenty-first terminal T5-21 to the connection point TE side are obtained, they are equal. Become. This means that the immittance forming circuit 1 is a “bidirectional circuit”. Under these conditions, the two-terminal impedance z 0 is expressed by the following equation (6).
  • the amplification factor ⁇ ta is divided into a component having a frequency characteristic and a component not having a frequency characteristic, and at least a component having no frequency characteristic is largely variable.
  • Equation (6) means the following.
  • the two-terminal impedance z 0 can take a positive value and a negative value according to the connection form of the negative feedback connection and the positive feedback connection and the positive and negative of the total gain ⁇ ta. This realizes inductive elements, capacitive elements, resistive elements, etc. having negative values. This means that an element value that cannot be realized only from passive components can be realized.
  • the two-terminal impedance z 0 proportional to the reactance value is used.
  • the absolute value of the total gain ⁇ ta may be “1” or more or less than “1”.
  • the “two-terminal impedance z0” in this case can be expressed by using a series circuit of a resistance element, an inductive element, and a capacitive element as shown in FIG.
  • the equivalent circuit 80 includes a first terminal 3, a second terminal 4, and a reference terminal 2, and further includes a sign switching input terminal 50 for inputting a sign switching control signal SCNTR, and an immittance level control signal ICNTR.
  • An immittance level control input terminal 60 for inputting and a frequency control input terminal T9-3 for inputting a frequency control signal FCNTR are provided.
  • the sign switching control signal SCNTR at least the signs of both the inductive element and the capacitive element can be simultaneously switched to positive / negative inversion.
  • the element value of the inductive element and the element value of the capacitive element can be changed simultaneously according to the immittance level control signal ICNTR. At that time, the resonance frequency ⁇ is maintained constant between the two element values.
  • FIG. 7 shows a case where the element value of the inductive element and the resonance frequency ⁇ are used as the two independent control amounts.
  • the resonance frequency ⁇ is variable according to the frequency control signal FCNTR.
  • both the sign and absolute value of the element value ⁇ R of the resistance element are variable.
  • Table 2 also lists examples of effects in the second embodiment, but they are not used for explanation here.
  • the value of the two-terminal impedance z0 at least one of the element value of the impedance control element RIL, the absolute value of the total gain ⁇ ta including the gain of the base circuit, or the sign thereof is determined according to the external signal. By changing, a wide range of characteristics and scaling are possible.
  • the “desired two-terminal impedance z 0 ” constitutes a so-called “pseudo-short circuit” exhibiting “0 (zero)”.
  • This circuit form is characterized by the qualitative relationship between the two-terminal immittance exhibited by the respective circuits as compared with the case where the impedance conversion generation circuit 5a is used as the immittance conversion generation circuit 5 described above.
  • the relationship is a reciprocal relationship with each other.
  • the admittance conversion generation circuit 5b shown in FIG. 8 when used as the immittance conversion generation circuit 5 in FIG. 2, the immittance formation circuit 1 shown in FIG. 2 operates as the bidirectional floating admittance conversion circuit 1.
  • the admittance conversion generation circuit 5b includes an eleventh terminal T5-11, a twelfth terminal T5-12, a thirteenth terminal T5-13 (also referred to as a first feedback signal input terminal), a fourteenth terminal T5-14, A twenty-first terminal T5-21, a twenty-second terminal T5-22, a twenty-third terminal T5-23 (also referred to as a second feedback signal input terminal), and a twenty-fourth terminal T5-24.
  • the eleventh terminal T5-11 is connected to the base of the first transistor Q1 via the connection point T10 and the terminal T11.
  • the collector of the first transistor Q1 is connected at the connector T12 to the other terminal of the eleventh immittance level setting impedance RIL11 that connects one terminal to the DC potential V11, and to the terminal T5-12 via the terminal T13. Is done.
  • the thirteenth terminal T5-13 is connected to the base of the second transistor Q2 through the connection point T15.
  • the collector of the second transistor Q2 is connected to the other terminal of the twelfth immittance level setting impedance RIL12 that connects one terminal to the DC potential V12.
  • the emitter of the first transistor Q1, the emitter of the second transistor Q2, and one terminal of the emitter common impedance RE are connected to each other at a connection point T16.
  • the 21st terminal T5-21 is connected to the base of the third transistor Q3 via the connection point T20 and the terminal T21.
  • the collector of the third transistor Q3 is connected to the other terminal of the 21st immittance level setting impedance RIL21 connecting one terminal to the DC potential V21 at the connection point T22, and to the 22nd terminal T5-22 via the terminal T23.
  • the 23rd terminal T5-23 is connected to the base of the fourth transistor Q4 via the terminal T25.
  • the collector of the fourth transistor Q4 is connected to the other terminal of the 22nd immittance level setting impedance RIL22 that connects one terminal to the DC potential V22.
  • the emitter of the third transistor Q3, the emitter of the fourth transistor Q4, and the other terminal of the emitter common impedance RE are connected to each other at a connection point T26.
  • the 14th terminal T5-14 is connected to the connection point T10, and the 24th terminal T5-24 is connected to the connection point T20.
  • the type of admittance as two-terminal immittance that can be realized in the second embodiment is that the equivalent circuit corresponds to a parallel resonant circuit.
  • Table 2 a part of an implementation example of “2-terminal admittance y0” is listed.
  • the operation of the second embodiment will be described with reference to FIG.
  • the admittance conversion generation circuit 5b shown in FIG. 8 is used as the immittance conversion generation circuit 5 of FIG. 2 constitutes a series addition type feedback circuit. That is, in the emitter common impedance RE between the terminal T16 and the terminal T26 in FIG.
  • the signal applied to the eleventh terminal T5-11 and the signal applied to the terminal T5-13 are “voltage”. Acts as added or subtracted. Similarly, the signal applied to the 21st terminal T5-21 and the signal applied to the terminal T5-23 are operated so as to be added or subtracted as “voltage”.
  • the horizontal and vertical axes in FIG. 9 are the same as those in FIG. From FIG. 9, the impedance developed between the first terminal 3 and the second terminal 4 is proportional to the resistance value of the resistor connected between the respective collectors of the four transistors and the DC power supply, and the cause It can be seen that it is proportional to the total gain including the gain of the circuit.
  • the operation of the floating immittance formation circuit 1 when the admittance conversion generation circuit 5b is used will be described using mathematical expressions.
  • the input impedance Zin between the first terminal 3 and the second terminal 4 of the floating immittance conversion circuit 1 (the reciprocal of the input admittance y0) can be approximated by the following equation.
  • R IL11 , R IL12 , R IL21 , and R IL22 are resistors arranged between the respective collector terminals of the four transistors Q1, Q2, Q3, and Q4 and the DC power supply. , Everything is equally as R IL .
  • ⁇ is the current amplification factor of the four transistors Q1, Q2, Q3, and Q4, and is assumed to be equal.
  • ⁇ ta is a total gain including a gain from the twelfth terminal T5-12 to the thirteenth terminal T5-13, and a total gain including a gain from the twenty-second terminal T5-22 to the twenty-third terminal T5-23. Since they can be easily set equal, they are assumed to be equal. This value is generally a complex quantity.
  • the positive and negative signs correspond to a negative feedback operation and a positive feedback operation.
  • the term “floating property” is combined with the term “floating property” in addition to the so-called “floating property” and the performance of “separation” between the performance expression terminal and the performance control terminal.
  • This isolation is governed, for example, by the isolation between the base and collector of the transistors Q1 and Q2 in FIG.
  • cascode connection is one method.
  • the base circuit 9 may be any circuit such as a unidirectional three-terminal circuit, a bidirectional three-terminal circuit, and a two-terminal circuit. Moreover, it is not always necessary to include an amplification effect. Further, an imaginary resonance circuit combining “ ⁇ L” and “+ C” is also possible as an element that governs the frequency characteristics of the base circuit.

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Abstract

【課題】基準電位の変動の影響を受けずに、すなわち、基準電位に対してフローティング状態で２端子イミタンスを形成することができるフローティングイミタンス形成回路及びこれを用いたフローティングイミタンス回路を提供する。 【解決手段】１対の上流及び下流接続端子と、少なくとも２つの基因回路接続端子と、当該上流及び下流接続端子の各々に現れる入力側電位差を表す電位差信号を当該基因回路接続端子の一方に供給する差電圧検出回路と、当該基因回路接続端子の他方に現れる基因電位と基準電位端子の基準電位との出力側電位差に応じた大きさの上流電流を当該上流接続端子から吸い込みかつ当該上流電流に等しい下流電流を当該下流接続端子に供給する電流供給回路と、を含む。

Description

フローティングイミタンス形成回路及びこれを用いたフローティングイミタンス回路
　本発明は、電気回路部品素子に関し、特に基準端子に接続され得る電気部品回路素子に関する。
　一般に、電気回路は、抵抗、コイル、コンデンサのような双方向性２端子型受動部品素子と、トランジスタのような一方向性３端子能動部品とを組み合わせた回路から構成されることが多い。双方向性２端子受動部品である、抵抗素子、容量性素子、誘導性素子等の部品素子は、所望の周波数特性を発現する回路において、その周波数特性を決定する部品である場合が多い。一方、トランジスタのような一方向性３端子型能動部品は、増幅作用という受動部品にない機能を有する。
　非特許文献１には、２端子インピーダンスを形成する電気回路が開示されている。非特許文献１の電気回路では、利得がμｔである増幅回路の出力端子から出力された信号を、帰還インピーダンスＺＦを介して入力端子に負帰還させた回路の入力端子と基準端子との２端子間に発現する入力インピーダンスＺｉｎが、次式に従うことが開示されている。
Figure JPOXMLDOC01-appb-M000001
例えば、柳沢健："アナログ集積電子回路"、電子情報通信学会大学シリーズＣ－５、p.127 、コロナ社、1994
　ところで、一般に電気回路を形成する複数の素子のうちの少なくとも１つは基準電位に接続され得る部品素子であり、外部端子に印加又は発現する信号レベル等に起因して基準電位が変動した場合に所望の２端子イミタンスが得られなくなってしまうという問題がある。
例えば、電気回路が抵抗素子及び容量性素子から構成されるフィルタ回路である場合、通常、抵抗素子及び容量素子の少なくとも一方は基準電位に接続されており、そのフィルタ回路の２端子間に現れる周波数特性は基準電位の変動に伴って変化して所望のフィルタ特性が得られなくなってしまうという問題がある。
　本発明は上記した如き問題点に鑑みてなされたものであって、基準電位の変動の影響を受けずに、すなわち、基準電位に対してフローティング状態で２端子イミタンスを形成することができるフローティングイミタンス形成回路及びこれを用いたフローティングイミタンス回路を提供することを目的とする。
　本発明によるフローティングイミタンス形成回路は、１対の上流及び下流接続端子と、少なくとも２つの基因回路接続端子と、前記上流及び下流接続端子の各々に現れる入力側電位差を表す電位差信号を前記基因回路接続端子の一方に供給する差電圧検出回路と、前記基因回路接続端子の他方に現れる基因電位と基準電位端子の基準電位との出力側電位差に応じた大きさの上流電流を前記上流接続端子から吸い込みかつ前記上流電流に等しい下流電流を前記下流接続端子に供給する電流供給回路と、を含むことを特徴とする。
　また、本発明によるフローティングイミタンス回路は、１対の上流及び下流接続端子と、少なくとも２つの端子を有する基因回路と、前記上流及び下流接続端子の各々に現れる入力側電位差を表す電位差信号を前記基因回路の一方の端子に供給する差電圧検出回路と、前記基因回路の他方の端子に現れる基因電位と基準電位端子の基準電位との出力側電位差に応じた大きさの上流電流を前記上流接続端子から吸い込みかつ前記上流電流に等しい下流電流を前記下流接続端子に供給する電流供給回路と、を含むことを特徴とする。
　フローティングイミタンス形成回路は、第１端子と第２端子と基準端子とを備える３端子回路であって、第１端子と第２端子との間に、２端子イミタンス形成の基因となる例えば直列共振回路を含む３端子回路（以下、基因回路と称する）の利得を含む総合利得に応じた“２端子イミタンス、即ち、インピーダンスｚ０又はアドミタンスｙ０”を発現する。その発現された２端子イミタンスは、以下の特徴を有する。
　１．第１端子と第２端子とに印加又は発現する信号レベルが原因で基準端子を含む電流路に電流が流れない（第１フローティング効果）。
　２．第１端子と第２端子とに接続される周辺回路のイミタンスレベルが原因で基準端子を含む電流路に電流が流れない（第２フローティング効果）。
　３．第１端子と第２端子と入れ替えても、イミタンス特性は不変である（双方性効果）。
　４．第１端子と第２端子との間に、構成要件とするイミタンス変換生成回路の形式に応じて、基因回路の利得含む総合利得μｔａに応ずる２端子イミタンス特性を発現する。
図１は、フローティングイミタンス形成回路（以下、単にイミタンス形成回路と称する）の回路図である。 図２は、図１のイミタンス形成回路の詳細回路図である。 図３は、図２のイミタンス変換生成回路として使用する、インピーダンス変換生成回路の回路図である。 図４は、図２の基因回路としての複合共振器回路の回路例である。 図５は、数値シミュレーションを行う際に使用した周辺回路の例図である。 図６は、図２及び図３の回路構成時の数値シミュレーション例図である。 図７は、効果の一例を説明する図である。 図８は、図２のイミタンス変換駆動回路として使用するアドミタンス変換生成回路の回路図である。 図９は、図２及び図８の回路構成時の数値シミュレーション例図である。
発明を実施する為の形態
　＜第１の実施例＞
　図１に示すイミタンス形成回路１は、第１端子（上流接続端子）３と、第２端子（下流接続端子）４と、基準端子２と、１対の基因回路接続端子Ｔ１５及びＴ２３と、を有する。差電圧検出回路ＤＡは、上流及び下流接続端子３及び４の各々に現れる入力側電位ｅ１０及びｅ２０の差を表す電位差信号ｅ４を基因回路接続端子Ｔ４に供給する。電流供給回路ＤＩＦ０１及びＤＩＦ０２は、基因回路接続端子Ｔ１５に現れる電位Ｖ１５と基準端子２の基準電位との出力側電位差に応じた大きさの上流電流ｉ１０ｄを上流接続端子３から吸い込みかつ上流電流ｉ１０ｄに等しい下流電流ｉ２０ｄを下流接続端子４に供給する。電流供給回路ＤＩＦ０１及びＤＩＦ０２の利得と、差電圧検出回路ＤＡの利得と、端子Ｔ１５と端子Ｔ４との間に接続される基因回路（図２）の利得との積が総合利得μｔａである。
　以下、図２を参照しつつ、イミタンス形成回路１の詳細構成について説明する。本実施例に於いては、イミタンス形成回路１を構成する、イミタンス変換生成回路５として、図３に示すインピーダンス変換生成回路５ａを用いる場合を説明する。この場合は、図２に示すイミタンス形成回路１は、“双方向性フローティング型インピーダンス変換回路１”として機能する。説明に当たり、基因回路９は、特に記載する場合以外は、図４に示す回路を使用して説明する。
イミタンス形成回路１は、基準端子２と、第１端子３と、第２端子４と、符号切換入力端子５０と、イミタンスレベル制御入力端子６０と、を有する。
　また、イミタンス形成回路１は、第１端子３から端子Ｔ１０を介して第１１端子Ｔ５－１１に入力された信号ｅ１０に分配処理を施して得られた信号ｅ１１を第１２端子Ｔ５－１２から端子Ｔ１１に出力し、且つ、第２端子４から端子Ｔ２０を介して第２１端子Ｔ５－２１に入力された信号ｅ２０に分配処理を施して得られた信号ｅ２１を第２２端子Ｔ５－２２から端子Ｔ２１に出力するイミタンス変換生成回路５を有する。
　また、イミタンス形成回路１は、端子Ｔ１１から正極入力端子Ｔ６－ｉｐに入力された信号ｅ１１と、端子Ｔ２１から負極入力端子Ｔ６－ｉｎに入力された信号ｅ２１と、の間に減算処理を施して得られた差信号に応ずる信号ｅ２２を、正極出力端子Ｔ６－ｏｐから端子Ｔ２２に出力し、信号ｅ２２の符号を反転して得られた信号ｅ１２を負極出力端子Ｔ６－ｏｎから端子Ｔ１２に出力する差信号検出回路６を有する。
　また、イミタンス形成回路１は、端子Ｔ２２から入力端子Ｔ７－１に入力された信号ｅ２２と、端子Ｔ１２から入力端子Ｔ７－２に入力された信号ｅ１２のうちの一方を、符号切換入力端子５０から端子Ｔ１３を介して切換制御信号入力端子Ｔ７－４に供給された制御信号ＳＣＮＴＲに応じて選択して、これを信号ｅ２３として出力端子Ｔ７－３から端子Ｔ２３に出力する信号符号切換回路７を有する。
また、イミタンス形成回路１は、端子Ｔ２３から入力端子Ｔ８－１に入力された信号ｅ２３に、イミタンスレベル制御入力端子６０から端子Ｔ１４を介して制御信号入力端子Ｔ８－３に供給されたイミタンスレベル制御信号ＩＣＮＴＲ（利得制御信号ＩＣＮＴＲとも言う）に応じて増幅減衰作用を施して得られた信号ｅ４を、出力端子Ｔ８－２から端子Ｔ４に出力するイミタンスレベル可変回路８を有する。
　また、イミタンス形成回路１は、端子Ｔ４から入力端子Ｔ９－１に入力された信号ｅ４に所望の利得処理を施して得られた信号ｅ１５を出力端子Ｔ９－２から端子Ｔ１５に出力する基因回路９を有する。
　また、イミタンス形成回路１は、端子Ｔ１５から第Ｄ１１端子Ｔ１０－１１に供給された信号ｅ１５と、端子Ｔ２５から第Ｄ２１端子Ｔ１０－２１に供給された信号ｅ２５と、にイミタンス変換駆動作用を施して得られた信号ｅ１９と信号ｅ２９とをそれぞれ、第Ｄ１２端子Ｔ１０－１２から端子Ｔ１９に出力し、第Ｄ２２端子Ｔ１０－２２から端子Ｔ２９に出力するイミタンス変換駆動回路１０（電流供給回路とも言う）を有する。
　端子Ｔ２５は、基準端子２に接続する。第Ｄ０２端子Ｔ１０－０２は何れにも接続しない。
　端子Ｔ１９から供給された信号ｅ１９は、第１３端子Ｔ５－１３に出力され、端子Ｔ２９から供給された信号ｅ２９は、第２３端子Ｔ５－２３に出力される。
　以下に更に詳しく説明する。特に断らない限り、図２を用いて説明する。図２に示すイミタンス形成回路１のイミタンス変換生成回路５の端子符号と、図３に示すインピーダンス変換生成回路５ａの端子符号と、は一致している。
　本明細書においては、電界効果トランジスタのゲート端子を増幅制御端子、ソース端子及びドレイン端子の各々を動作端子とも称する。また、バイポーラトランジスタのベース端子を増幅制御端子、エミッタ端子及びコレクタ端子の各々を動作端子とも称する。
　以下、図３を参照して、インピーダンス変換生成回路５ａについて説明する。
インピーダンス変換生成回路５ａは、第１１端子Ｔ５－１１と、第１２端子Ｔ５－１２と、第１３端子Ｔ５－１３（第１帰還信号入力端子とも言う）と、第１４端子Ｔ５－１４と、第２１端子Ｔ５－２１と、第２２端子Ｔ５－２２と、第２３端子Ｔ５－２３（第２帰還信号入力端子とも言う）と、第２４端子Ｔ５－２４と、を有する。
　第１１端子Ｔ５－１１に供給された信号は、接続点Ｔ１１を介して、第１２端子Ｔ５－１２と、第１４端子Ｔ５－１４と、一方の端子を第１３端子Ｔ５－１３に接続する第１イミタンスレベル設定インピーダンスＲＩＬ１の他方の端子と、に分配出力される。
　第２１端子Ｔ５－２１に供給された信号は、接続点Ｔ２１を介して、第２２端子Ｔ５－２２と、第２４端子Ｔ５－２４と、一方の端子を第２３端子Ｔ５－２３に接続する第２イミタンスレベル設定インピーダンスＲＩＬ２の他方の端子と、に分配出力される。
　差信号検出回路６は、正極入力端子Ｔ６－ｉｐと、負極入力端子Ｔ６－ｉｎと、正極出力端子Ｔ６－ｏｐと、負極出力端子Ｔ６－ｏｎと、を有する。
差信号検出回路６は、正極入力端子Ｔ６－ｉｐに供給された信号ｅ１１と、負極入力端子Ｔ６－ｉｎに供給された信号ｅ２１と、の間に減算処理を施して得られた差信号“（ｅ１１－ｅ２１）”に応ずる信号“μ６・（ｅ１１－ｅ２１）”を信号ｅ２２として正極出力端子Ｔ６－ｏｐから端子Ｔ２２に出力する。
　また、差信号検出回路６は、正極入力端子Ｔ６－ｉｐに供給された信号ｅ１２と、負極入力端子Ｔ６－ｉｎに供給された信号ｅ２２と、の間に減算処理を施して得られた差信号“（ｅ１１－ｅ２１）”の符号反転信号“－（ｅ１１－ｅ２１）”に応ずる信号“－μ６・（ｅ１１－ｅ２１）”を信号ｅ１２として負極出力端子Ｔ６－ｏｎから端子Ｔ１２に出力する。ここに、“μ６”は、差信号検出回路６の利得であり、発明の本質を失わないので、正極側と負極側とで等しく設定して説明する。
　信号符号切換回路７は、第１入力端子Ｔ７－１と、第２入力端子Ｔ７－２と、出力端子Ｔ７－３と、符号切換制御入力端子Ｔ７－４と、を少なくとも有する。
　信号符号切換回路７は、端子２２から第１入力端子Ｔ７－１に入力された信号ｅ２２と、端子１２から第２入力端子Ｔ７－２に入力された信号ｅ１２とのうちの一方の信号、例えば、信号ｅ２２を、符号切換制御入力端子Ｔ７－４に供給された符号切換制御信号ＳＣＮＴＲに応じて、出力端子Ｔ７－３から、端子Ｔ２３に出力する。
　信号符号切換回路７の第１入力端子Ｔ７－１に入力された信号ｅ２２と、出力端子Ｔ７－３から端子Ｔ２４に出力される信号ｅ２３と、の比（利得）を“μ７”とする。
　イミタンスレベル可変回路８は、端子Ｔ２３から入力端子Ｔ８－１に入力された信号ｅ２３に、制御端子Ｔ８－３に供給されたイミタンスレベル制御信号ＩＣＮＴＲ（利得制御信号ＩＣＮＴＲとも言う）に応じて増幅減衰作用を施して得られた信号ｅ４を、出力端子Ｔ８－２から端子Ｔ４に出力する回路である。この回路は、必要に応じて、減衰量可変の為の制御端子を有する減衰器であっても良いし、増幅率可変の為の制御端子を有する可変増幅回路であっても良い。また、それらの組合せであっても良い。
イミタンスレベル可変回路８の入力端子Ｔ８－１に入力された信号ｅ２３と、出力端子Ｔ８－２から端子Ｔ４に出力される信号ｅ４と、の比（利得）を“μ８”とする。
　基因回路９は、入力端子Ｔ９－１と、出力端子Ｔ９－２と、を少なくとも有し、基準端子２については、有する場合と、有しない場合とがある。
基因回路９は、所望の２端子イミタンスを得る為に、抵抗、コイル、コンデンサのような受動部品との組合せ、或は、その等価回路を受動部品の組合せで近似的に表現できる受動部品、或は、これらにトランジスタのような能動部品等を組み合わせた回路であって、入力端子Ｔ９－１と出力端子Ｔ９－２との間に所望の利得を発現せしめる回路である。所望の利得μｒの絶対値は“１”より小さい場合もあり得る。
　以下、図４を参照して、基因回路９について具体的に説明する。この基因回路９を用いると、２端子イミタンスとして、図２の回路全体の総合利得μｔａの周波数特性のピーク現象に対応して、２端子インピーダンスが最小値を呈する。言い換えると、コイルとコンデンサとからなる直列共振回路の呈するインピーダンスと等価なインピーダンスを発現する回路を実現する場合である。
　図４に例示する基因回路９は、入力端子Ｔ９－１と、出力端子Ｔ９－２と、周波数制御信号入力端子Ｔ９－３と、基準端子２と、を有する。
　図４に例示する基因回路９は、入力端子Ｔ９－１から端子Ｔ１を介して、入力端子Ｔ９Ａ－１に入力された信号を出力端子Ｔ９Ａ－２に出力する低出力インピーダンス増幅回路９Ａと、出力端子Ｔ９Ａ－２から端子Ｔ２を介して入力端子Ｔ９Ｂ－１に供給された信号に共振応答処理を施して得られた信号を出力端子Ｔ９Ｂ－２に出力する共振回路９Ｂと、出力端子Ｔ９Ｂ－２から端子Ｔ３を介して入力端子Ｔ９Ｃ－１に供給された信号に増幅処理を施して得られた信号ｅ１５を出力端子Ｔ９Ｃ－２から端子Ｔ４を介して出力端子Ｔ９－２に出力する低入力インピーダンス増幅回路８Ｃと、からなる。
共振回路９Ｂは、入力端子Ｔ９Ｂ－１と、出力端子Ｔ９Ｂ－２と、を有し、これらの両端子間に、抵抗Ｒと、コイルＬと、コンデンサＣと、の直列接続回路が接続されている。コイルＬと、コンデンサＣと、の損失成分は、等価的に抵抗Ｒに含める。コンデンサＣの容量値Ｃは、リアクタンス制御入力端子Ｔ９－３端子に入力されたリアクタンス制御信号ＸＣＮＴＲに応じて変更される。
リアクタンス制御信号ＸＣＮＴに応じて容量値Ｃを可変とすることは、共振回路９Ｂの共振周波数を可変とすることであるので、リアクタンス制御信号ＸＣＮＴは、周波数制御信号ＦＣＮＴＲであることと等価である。
　入力端子Ｔ９－１に供給される信号ｅ４と、出力端子Ｔ９－２から出力する信号ｅ１５と、の比（利得）を“μｒ”とする。“μｒ”は周波数依存性を有する。
　イミタンス変換駆動回路１０は、第Ｄ１１端子Ｔ１０－１１と、第Ｄ２１端子Ｔ１０－２１と、第Ｄ１２端子Ｔ１０－１２と、第Ｄ２２端子Ｔ１０－２２と、第Ｄ０２端子Ｔ１０－０２と、を有する。
第Ｄ１１端子Ｔ１０－１１に供給された信号ｅ１５は、端子Ｔ１６を介して、第１のトランジスタＱ１のベースに供給され、第２１端子Ｔ１０－２１に供給された信号ｅ２５は、端子Ｔ２６を介して、第２のトランジスタＱ２のベースに供給される。
　第１のトランジスタＱ１のエミッタと、第２のトランジスタＱ２のエミッタとは、接続点ＴＥに於いて互いに接続され、この接続点ＴＥは、定電流源ｉｃを介して直流電源ＶＥＥに接続され、更に、この接続点ＴＥは、端子Ｔ０Ｓを介して第Ｄ０２端子Ｔ１０－０２に接続される。
　第１のトランジスタＱ１のコレクタは、接続点Ｔ１７を介して、定電流源ｉ１の一方の端子に接続され、定電流源ｉ１の他方の端子は、直流電源Ｖｃｃ１に接続する。更に、接続点Ｔ１７は、端子Ｔ１８を介して、第Ｄ１２端子Ｔ１０－１２に接続される。
　第２のトランジスタＱ２のコレクタは、接続点Ｔ２７を介して、定電流源ｉ２の一方の端子に接続され、定電流源ｉ２の他方の端子は、直流電源Ｖｃｃ２に接続する。更に、接続点Ｔ２７は、端子Ｔ２８を介して、第Ｄ２２端子Ｔ１０－２２に接続される。
第Ｄ１２端子Ｔ１０－１２は、端子Ｔ１９を介して、イミタンス変換生成回路５の第１３端子Ｔ５－１３に、第Ｄ２２端子Ｔ１０－２２は、端子Ｔ２９を介して、イミタンス変換生成回路５の第２３端子Ｔ５－２３に、それぞれ接続される。
　第２２端子Ｔ５－２２は、端子Ｔ２６を介して基準端子２に接続する。
　第１４端子Ｔ５－１４と、第２４端子Ｔ５－２４と、は何れの端子にも接続しない。
　第Ｄ１１端子Ｔ５－１１に印加される信号を第Ｄ１２端子Ｔ１０－１２に発現する信号で除して得られた商と、第Ｄ２１端子Ｔ５－２１に印加される信号を第Ｄ２２端子Ｔ１０－２２に発現する信号で除して得られた商と、が互いに実質的に等しいとして、利得μ５と定義する。
　次に、数値シミュレーションにより第１の実施例の動作を説明する。数値シミュレーションの条件は、図２のイミタンス形成回路１のイミタンス変換生成回路５として、図３に示すインピーダンス変換生成回路５ａを用いる場合を例示して説明する。基因回路９は任意に選択可能であるが、ここでは利得周波数特性に共振ピーク現象の現れる場合の一例である図４に示す基因回路９を用いる。数値シミュレーションに際しての回路定数は、表１に示す値を用いた。基因回路９の直列抵抗Ｒは、増幅回路９ａの出力インピーダンスと増幅回路９ｃの入力インピーダンスに含ませてある。
Figure JPOXMLDOC01-appb-T000002
　図５に示す試験回路７０を用いて、発現した“２端子インピーダンスｚ０”の特性確認用の試験を行った。この回路に於いては、イミタンス形成回路１の第１端子３と基準電位との間に端子Ｔ１を介して出力インピーダンスＺＳの標準信号発振器ＳＧを接続し、更に、第２端子４と基準電位との間に負荷抵抗ＺＬを接続した。出力インピーダンスＺＳと負荷インピーダンスＺＬの値は、パラメータとして５０Ωから変化させる場合もある。
　数値シミュレーション結果は以下の通りである。
　第１に、図５の試験回路７０に於いて、第１端子３と、第２端子４と、を入れ替えた場合の、２端子インピーダンスｚ０の値の変化はみられないので、“双方向性”が満たされていることが確認できた。
　第２に、試験回路７０の負荷抵抗ＺＬの値を、２００Ω、５０Ω、０Ω（短絡）と変化させても、２端子インピーダンスｚ０の値の変化はみられない。このことは、図３の第１イミタンスレベル設定インピーダンスＲＩＬ１から図２のトランジスタＱ１を介して接続点ＴＥの方向に流れ入る電流ｉ１０ｄと、第２イミタンスレベル設定インピーダンスＲＩＬ２から図２のトランジスタＱ２を介して接続点ＴＥの方向に流れ入る電流ｉ２０ｄと、の符号が反対で、その絶対値が等しいことを意味する。従って、“フローティング性”が満たされていることが確認できた。
　第３に、図６を参照して、第１インピーダンスレベル設定インピーダンスＲＩＬ１及び第２インピーダンスレベル設定インピーダンスＲＩＬ２と総合利得μｔａの支配性については、以下の通りであることを説明する。第１インピーダンスレベル設定インピーダンスＲＩＬ１と第２インピーダンスレベル設定インピーダンスＲＩＬ２とは等しくＲＩＬに設定されたとする。
　図６（ａ）の横軸は、図５の第１端子３に印加される入力周波数信号の周波数（Ｈｚ）であり、９９０００００Ｈｚから１０１０００００Ｈｚまで掃引した。入力電圧は１Ｖに設定した。
　図６（ａ）の縦軸は、図５の第１端子３の電圧ｅ１０と、第２端子４の電圧ｅ２０と、の差電圧（ｅ１０－ｅ２０）を、第１端子３から第２端子４の方向に流れる電流で割算して求めた“２端子インピーダンスｚ０”の絶対値である。パラメータは、イミタンスレベル設定インピーダンスＲＩＬであり、その値を、２００Ω、１００Ω、５０Ωと、３通り選んである。
　図６（ａ）に示す３つの曲線より、“２端子インピーダンスｚ０”の値が、３通りのイミタンスレベル設定インピーダンスＲＩＬに比例して増加することが確認できた。
また、図４の基因回路９の出力電圧最大に対応する利得最大の周波数である１０ＭＨｚに於いて、“２端子インピーダンスｚ０”の値が最小値を呈していることから、総合利得μｔａに反比例することが確認できた。
　次に、図６（ｂ）を用いて、“２端子インピーダンスｚ０”の位相特性を、信号符号切換回路７に印加される符号切換制御信号ＳＣＮＴＲに応じて、位相特性が、“正”と“負”との反転することができることを説明する。
　図６（ｂ）の縦軸は、図５の試験回路７０の端子Ｔ２に於ける電圧の位相であり、単位は“ °（度）”である。横軸は、図６（ａ）と同じである。イミタンスレベル設定インピーダンスＲＩＬは１００Ωとしてある。符号切換制御信号ＳＣＮＴＲに応じて、実線Ａと、点線Ｂと、を呈する。実線Ａは、周波数が増加するに従い、その位相が減少する特性を呈しているが、点線Ｂは、その逆に、周波数が増加するに従い、その位相が増加する特性を呈している。
　点線Ｂの特性は、通常の受動部品の組合せでは実現できない特性であることを指摘する。この特性は、図２に於いて、受動部品である、コイルとコンデンサとに加えて、能動部品であるトランジスタを組み合わせたことにより実現できた特性である。
　≪正帰還動作と負帰還動作≫
　図３に示すインピーダンス変換生成回路５ａの、第１イミタンスレベル設定インピーダンス素子ＲＩＬ１の両端子には、第１端子３に印加される電圧ｅ１０と、インピーダンス変換駆動回路１０の第１のトランジスタＱ１のコレクタからの出力電圧（第１帰還電圧）とが印加される。第２イミタンスレベル設定インピーダンス素子ＲＩＬ２の両端子には、第２端子４に印加される電圧ｅ２０と、インピーダンス変換駆動回路１０の第２のトランジスタＱ２のコレクタからの出力電圧（第２帰還電圧）とが印加される。
　ここで、第１イミタンスレベル設定インピーダンス素子ＲＩＬ１及び第２イミタンスレベル設定インピーダンス素子ＲＩＬ２の両端に発現する電圧差の絶対値が増加する接続を“正帰還接続”と呼び、減少する接続を“負帰還接続”と呼ぶ。
　図２と図３とに示す接続形態では、第１端子３に発現した電圧は、第１イミタンスレベル設定インピーダンス素子ＲＩＬ１の両端に発現する電圧差の絶対値が増加する接続であるので、“正帰還接続”である。
何故なら、図３より第１１端子と、第１３端子と、に発現する電圧の位相が互いに逆相であること、及び、図２において、第１２端子Ｔ５－１２から第１３端子Ｔ５－１３に至る信号の位相が逆相であることが原因である。図２において、等価的な位相反転回路の段数（挿入個数）が奇数だから逆相になるのである。同様に、第２２端子Ｔ５－２２から第２３端子Ｔ５－２３に至る信号の位相は、逆相であり、位相反転回路の段数は奇数である。
　“負帰還接続”にするには、位相反転回路の段数を偶数にすればよい。この為には、例えば、信号符号切換回路７のスイッチ選択を負帰還側に投入すればよい。
　従って、正帰還接続と、負帰還接続と、の選択は、信号符号切換回路７のスイッチ選択と、位相反転回路の段数で決まる。ここで、位相反転回路による位相回転量が“π”の零を含む整数倍から著しく離れている場合には、回路内の適当な箇所に、位相シフト回路を挿入配置して所望の整数倍に調整する必要がある場合もあり得る。
　“双方向性”を満たすためには、回路が、第１端子３と、第２端子４と、に対して“対称”であればよい。即ち、第１端子３と、第２端子４と、を交替させても、同じ機能を発揮する。
　第１端子３と、第２端子４と、の間のインピーダンスｚ０は、第１端子３と第２端子４との一方から他方に流れる電流による、電圧降下、即ち、第１端子３の電圧ｅ１０と、第２端子４の電圧ｅ２０と、の電圧差（ｅ１０－ｅ２０）から、求めればよい。（オームの法則）従って、この電流を求めれば、回路の記述が完了する。
　“フローティング性”は、電圧差（ｅ１０－ｅ２０）により、第１端子３から流れ込む電流“ｉ１０”と、第２端子４から流れ出る電流“－ｉ２０”と、が等しければ、接続点ＴＥから、基準端子２に流れる電流が零であるので満たされる。
　次に、図２のイミタンス形成回路１の作用を、イミタンス変換生成回路として図３のインピーダンス変換生成回路５ａを用いた場合を例に取って、図１に示されるイミタンス形成回路１を用いて数式解析に基づいて説明する。図１と図２、図３の端子符号および構成要件符号は一致させてある。
数式解析に先立ち、総合利得μｔａを定義する。総合利得μｔａは、図２に示す各要素回路の利得（μ５，μ６，μ７，μ８，μ９、μ１０）を乗じた積であり、一般には複素数である。それぞれの利得は、増幅利得である場合、或は、減衰利得である場合もあり得る。
　さて、総合利得μｔａを用いて、第１端子３から図３に示すイミタンス変換生成回路５ａの第１１端子Ｔ５－１１に供給された信号が、図２のイミタンス変換駆動回路１０の第Ｄ１２端子Ｔ１０－１２から第１トランジスタＱ１のエミッタを介して接続点ＴＥの方向に流れる電流ｉ１０ｄと、同様にして、接続点ＴＥから第２端子４の方向に流れる電流－ｉ２０ｄと、は次式で表される。
Figure JPOXMLDOC01-appb-M000003
　(2)式に於いて、次式（３）で表される、“総合利得条件”が満たされていれば、
Figure JPOXMLDOC01-appb-M000004
　電流ｉ１０ｄと、電流ｉ２０ｄと、に関し次の近似式（４）が成立する。
Figure JPOXMLDOC01-appb-M000005
　更に、次式（５）で表される“第１バランス条件”が満たされていれば、電流ｉ１０ｄと、電流ｉ２０ｄと、は一致する。
Figure JPOXMLDOC01-appb-M000006
　従って、第１端子３に発現する電圧ｅ１０と、第２端子４に発現する電圧ｅ２０とに起因して、接続点ＴＥから第Ｄ０２端子Ｔ１０－０２を介して基準電位２を含む電流路に電流が流れることはない。このことは、イミタンス変換回路１が“フローティング回路”であることを意味する。
次に、第１１端子Ｔ５－１１から接続点ＴＥ側を見た入力インピーダンスｚｉｎ１０ｄと、第２１端子Ｔ５－２１から接続点ＴＥ側を見た入力インピーダンスｚｉｎ２０ｄと、の値を求めると、両者が等しくなる。このことは、イミタンス形成回路１が“双方向性回路”であることを意味する。
これらの条件下で、２端子インピーダンスｚ０は、次式（６）で表される。
Figure JPOXMLDOC01-appb-M000007
　(6)式において、増幅率μｔａは、周波数特性を有する成分と、周波数特性を有しない成分とに分けられ、少なくとも周波数特性を有しない成分は、大きく可変であることを指摘しておく。
　次に、フローティングイミタンス形成回路１の効果の説明を詳細に行う。(6)式は、以下のことを意味する。
　負帰還接続と、正帰還接続と、の接続形態と、総合利得μｔａの正負に応じて、２端子インピーダンスｚ０は、正値と、負値と、を取り得る。このことは、負の値を有する、誘導性素子、容量性素子、抵抗素子、等を実現する。このことは、受動部品のみからでは実現できない素子値を実現することが可能であることを意味する。
　第１インピーダンス制御インピーダンス値ＲＩＬ１等に比例する値を呈するので、第１インピーダンス制御インピーダンス素子の値ＲＩＬ１として、リアクタンス値を主とする値を採用すれば、そのリアクタンス値に比例する２端子インピーダンスｚ０を呈する。
　総合利得μｔａの絶対値は、“１”以上であっても、“１”未満であっても良い。
　次に、図７を参照して、図４に示す基因回路９の利得μ９が共振ピーク現象を有することを詳細に説明する。この場合の“２端子インピーダンスｚ０”を、等価回路８０を用いて表すと図７のように、抵抗素子と、誘導性素子と、容量性素子との直列回路で表せる。この等価回路８０は、第１端子３と、第２端子４と、基準端子２と、を有し、更に、符号切換制御信号ＳＣＮＴＲを入力する符号切換入力端子５０と、イミタンスレベル制御信号ＩＣＮＴＲを入力するイミタンスレベル制御入力端子６０と、周波数制御信号ＦＣＮＴＲを入力する周波数制御入力端子Ｔ９－３と、を有する。
符号切換制御信号ＳＣＮＴＲに応じて、少なくとも、誘導性素子と、容量性素子と、の両方の符号を同時に、正負反転に切り替え可能である。
　イミタンスレベル制御信号ＩＣＮＴＲに応じて、誘導性素子の素子値と容量性素子の素子値を同時に可変である。その際、その２つの素子値においては、共振周波数ωが一定に維持されることが特徴である。図７では、２つの独立制御量として、誘導性素子の素子値と、共振周波数ωとにした場合を記してある。この共振周波数ωは、周波数制御信号ＦＣＮＴＲに応じて可変である。
　更に、抵抗素子の素子値±Ｒの符号も絶対値も共に可変である。
　次に、第１の実施例の効果を、表２を用いて更に広範囲に説明する。本発明の効果は広範囲であるので、その一部のみを説明する。インピーダンスレベル設定インピーダンスの素子値ＲＩＬの値を実数（抵抗値）と限定して例示説明する。
　表２には、第２の実施例での効果例をも列挙してあるが、ここでの説明には使用しない。
Figure JPOXMLDOC01-appb-T000008
　表２の第１列に、図４に示す基因回路９の周波数特性を支配する素子の一例を記してある。第２列には、それに対応する２端子インピーダンスｚ０を記してある。ここに、“Ｒ”は周波数依存性のないもの、Ｌは周波数に比例してリアクタンス値を支配するインダクタンス、Ｃは周波数に反比例してリアクタンス値を支配するキャパシタンスを意味する。“－”（マイナス）符号の付いているもの、例えば、“－Ｒ”は負抵抗を、“－Ｌ”、“－Ｃ”、“－（直列共振インピーダンス）”、等の呈するリアクタンス特性は、何れも周波数の増加に対するリアクタンス値の傾きが“負”であることが特徴である。この特性は、受動回路のみを用いては得られない特性である。“反濾波特性インピーダンス”は、“濾波特性”に反比例する特性を呈する値を意味する。
　また、第１インピーダンスレベル設定インピーダンスＲＩＬ１と、第２インピーダンスレベル設定インピーダンスＲＩＬ２と、の両方を、誘導性素子、或は、容量性素子、とする場合、上記表２の値に、“ｊ”を掛け算した値が得られる。ここに、“ｊ”は虚数単位、“ω”は角周波数である。“∝”は比例することを意味する。
　２端子インピーダンスｚ０の値については、インピーダンス制御素子ＲＩＬの素子値と、基因回路の利得を含む総合利得μｔａの絶対値と、或はその符号と、の少なくとも何れか一つを外部信号に応じて変えることにより、広範囲な特性対応やスケーリングが可能である。
　総合利得μｔａが十分大きく、極端な周波数特性を持たなければ、“所望の２端子インピーダンスｚ０”は、“０（零）”を呈する所謂、“疑似短絡回路”を構成する。
　増幅回路を用いた各種４端子行列で表現できる基因回路９の利得を含む総合利得μｔに反比例する“双方向性フローティング形式２端子インピーダンス回路”を実現することにより、耐雑音性に優れたバランス型回路（８端子行列で表現できる回路網）の合成実現に大きな自由度を与える一つの要素回路を提供するものと言える。
　基因回路９の呈する利得における、不要な実数成分を削減することにより、例えば、利得の虚数成分を主とする、大きな値の実効Q値を有する双方向性フローティング型直列共振回路を実現する。
　＜第２の実施例＞
　本実施例では、図２のイミタンス形成回路１の構成要件であるイミタンス変換生成回路５として、アドミタンス変換生成回路５ｂを用いる場合を説明する。
　この回路形式の特徴は、発現する２端子イミタンスの関係が、既に説明を行ったイミタンス変換生成回路５としてインピーダンス変換生成回路５ａを用いる場合に対して、それぞれの回路が呈する２端子イミタンスの定性的関係が、互いに逆数関係にあることである。
　従って、図８に示すアドミタンス変換生成回路５ｂを図２のイミタンス変換生成回路５として用いると、図２に示すイミタンス形成回路１は、双方向性フローティング型アドミタンス変換回路１として動作する。
　以下に詳細に説明する。図２に示すイミタンス形成回路１のイミタンス変換生成回路５の端子符号と、図８に示すアドミタンス変換生成回路５ｂの端子符号と、は一致させてある。
　アドミタンス変換生成回路５ｂは、第１１端子Ｔ５－１１と、第１２端子Ｔ５－１２と、第１３端子Ｔ５－１３（第１帰還信号入力端子とも言う）と、第１４端子Ｔ５－１４と、第２１端子Ｔ５－２１と、第２２端子Ｔ５－２２と、第２３端子Ｔ５－２３（第２帰還信号入力端子とも言う）と、第２４端子Ｔ５－２４と、を有する。
　アドミタンス変換生成回路５ｂにおいて、第１１端子Ｔ５－１１は、接続点Ｔ１０、端子Ｔ１１を介して、第１トランジスタＱ１のベースに接続される。第１トランジスタＱ１のコレクタは、接続子Ｔ１２において、直流電位Ｖ１１に一方の端子を接続する第１１イミタンスレベル設定インピーダンスＲＩＬ１１の他方の端子と、端子Ｔ１３を介して端子Ｔ５－１２端子と、に接続される。第１３端子Ｔ５－１３は、接続点Ｔ１５を介して第２トランジスタＱ２のベースに接続される。第２トランジスタＱ２のコレクタは、直流電位Ｖ１２に一方の端子を接続する第１２イミタンスレベル設定インピーダンスＲＩＬ１２の他方の端子に接続される。第１トランジスタＱ１のエミッタと、第２トランジスタＱ２のエミッタと、エミッタ共通インピーダンスＲＥの一方の端子と、は接続点Ｔ１６にて互いに接続される。
　第２１端子Ｔ５－２１は、接続点Ｔ２０、端子Ｔ２１を介して、第３トランジスタＱ３のベースに接続される。第３トランジスタＱ３のコレクタは、接続点Ｔ２２において、直流電位Ｖ２１に一方の端子を接続する第２１イミタンスレベル設定インピーダンスＲＩＬ２１の他方の端子と、端子Ｔ２３を介して第２２端子Ｔ５－２２と、に接続される。第２３端子Ｔ５－２３は、端子Ｔ２５を介して第４トランジスタＱ４のベースに接続される。第４トランジスタＱ４のコレクタは、直流電位Ｖ２２に一方の端子を接続する第２２イミタンスレベル設定インピーダンスＲＩＬ２２の他方の端子に接続される。第３トランジスタＱ３のエミッタと、第４トランジスタＱ４のエミッタと、エミッタ共通インピーダンスＲＥの他方の端子と、は接続点Ｔ２６にて互いに接続される。
　第１４端子Ｔ５－１４は接続点Ｔ１０に接続され、第２４端子Ｔ５－２４は接続点Ｔ２０に接続される。
　次に、第２の実施例の効果について説明する。第２の実施例で実現できる２端子イミタンスとしてのアドミタンスの種類としては、その等価回路が並列共振回路に対応する場合である。
表２の第２の実施例の列に、“２端子アドミタンスｙ０”の実現例の一部を列挙してある。
次に、第２の実施例の動作を図８に基づいて説明する。図２のイミタンス変換生成回路５として図８に示すアドミタンス変換生成回路５ｂを用いた場合、図２の回路は直列加算型帰還回路を構成している。
即ち、図８の端子Ｔ１６と端子Ｔ２６との間のエミッタ共通インピーダンスＲＥには、第１１端子Ｔ５－１１に印加された信号と，端子Ｔ５－１３とに印加された信号と、が“電圧”として加算又は減算されるように作用動作する。同様に、第２１端子Ｔ５－２１に印加された信号と，端子Ｔ５－２３とに印加された信号と、が“電圧”として加算又は減算されるように作用動作する。
　従って、第２の実施例に於いては、“電圧”として加算又は減算されることから、アドミタンス変換生成回路として動作する。このことは、第１の実施例における図３に示したインピーダンス変換生成回路５ａが“電流”として加算又は減算されるように作用動作することとは、本質的に異なる。
次に、図９を参照して、シミュレーション結果について説明する。シミュレーションの条件は、４つのトランジスタの電流増幅率は９９とし、エミッタ共通インピーダンスＲＥを８ｋΩとした。その他のパラメータは表１の通りである。
　図９の横軸と縦軸は、図６（ａ）と同じである。図９より、第１端子３と第２端子４との間に発現するインピーダンスは、４つのトランジスタのそれぞれのコレクタと直流電源との間に接続される抵抗の抵抗値に比例し、且つ、基因回路の利得を含む総合利得に比例することが分かる。
次にアドミタンス変換生成回路５ｂを用いた場合のフローティングイミタンス形成回路１の動作を、数式を用いて説明する。
　フローティングイミタンス変換回路１の第１端子３と第２端子４との間の入力インピーダンスＺｉｎ（入力アドミッタンスｙ０の逆数）は、次式で良く近似できる。
Figure JPOXMLDOC01-appb-M000009
　ここに、RIL11と、RIL12と、RIL21と、RIL22と、は４つのトランジスタQ1とQ2とQ３とQ４と、のそれぞれのコレクタ端子と直流電源との間に配置される抵抗であり、すべてが等しくRILとしてある。
βは４つのトランジスタＱ１、Ｑ２、Ｑ３、及びＱ４の電流増幅率であり、等しいとしてある。
　μｔａは、第１２端子Ｔ５－１２から、第１３端子Ｔ５－１３に至る利得を含む総合利得、及び、第２２端子Ｔ５－２２から、第２３端子Ｔ５－２３に至る利得を含む総合利得であり、容易に等しく設定できるので、等しいとしてある。またこの値は、一般には複素量である。また、正負の符号は、負帰還動作、正帰還動作に対応する。
　次に、図８に示すアドミタンス変換生成回路５ｂを用いた場合の“正帰還接続”と“負帰還接続”について言及する。この場合は、接続点Ｔ１６と接続点Ｔ２６との間を流れる電流の絶対値が増加する接続を“正帰還接続”と、及び、減少する接続を“負帰還接続”と呼ぶことは同じである。この為には、例えば、端子Ｔ５－１１と端子Ｔ５－１３との間の位相関係が、 “正帰還接続”或は、“負帰還接続”を支配する。表２に示されるように、第２の実施例において基因回路９の支配伝達特性から得られる２端子イミタンスは、第１の実施例における２端子イミタンスに対して、定性的に逆数関係にあることが特徴である。
　その他の変形実施例を以下に列挙する。
　１．本発明では、“フローティング性”と言う文言に、所謂“フローティング性”に加えて、性能発現端子と性能制御端子との間の“分離性”なる性能を合わせて、“フローティング性”と称することにする。この分離性は、例えば、図２のトランジスタＱ１、Ｑ２のベース・コレクタ間の分離性により支配される。この分離性を拡大する為に、カスコード接続することも一つの方法である。
　２．基因回路９は、一方向性３端子回路、双方向性３端子回路、２端子回路、等如何なる回路であっても良い。また、必ずしも増幅効果を含む必要はない。又、基因回路の周波数特性を支配する素子として“－Ｌ”と“＋Ｃ”と組合せる虚共振回路も可能である。
　３．フローティング性能の拘束を取り除くことにより、更に広範囲の“２端子イミタンス様”の特性、即ち、複素平面上での振舞を、単純な円線形状から更に広範囲に制御することができる。
１　イミタンス形成回路
２　基準端子
３　入力端子
４　出力端子
５　イミタンス変換生成回路
５ａ　インピーダンス変換生成回路
５ｂ　アドミダンス変換生成回路
ＲＩＬ１　第１イミタンスレベル設定インピーダンス
ＲＩＬ２　第２イミタンスレベル設定インピーダンス
６　差信号検出回路
７　信号符号切換回路
８　イミタンスレベル可変回路
９　基因回路
ＴＥ　接続点
１０　イミタンス変換制御回路(電流供給回路)

Claims (6)

  1. 　１対の上流及び下流接続端子と、少なくとも２つの基因回路接続端子と、前記上流及び下流接続端子の各々に現れる入力側電位差を表す電位差信号を前記基因回路接続端子の一方に供給する差電圧検出回路と、前記基因回路接続端子の他方に現れる基因電位と基準電位端子の基準電位との出力側電位差に応じた大きさの上流電流を前記上流接続端子から吸い込みかつ前記上流電流に等しい下流電流を前記下流接続端子に供給する電流供給回路と、を含むことを特徴とするフローティングイミタンス形成回路。
  2. 　前記電流供給回路は、各々が第１及び第２動作端子と増幅制御端子とを有する１対のトランジスタを含み、前記第１動作端子同士が互いに接続され且つ共通電流源に接続され、前記第２動作端子の各々に個別電流源が接続され、前記トランジスタの一方の前記増幅制御端子に前記基因電位が入力され、前記トランジスタの他方の前記増幅制御端子に前記基準電位が入力され、前記トランジスタの一方の前記第２動作端子に第１イミタンス素子を介して前記上流電流が入力され、前記トランジスタの他方の前記第２動作端子から第２イミタンス素子を介して前記下流電流が出力されることを特徴とする請求項１に記載のフローティングイミタンス形成回路。
  3. 　前記差電圧検出回路は、前記上流接続端子に現れる上流側電位から前記下流接続端子に現れる下流側電位を減算して正極電位差を生成すると共に、前記下流接続端子に現れる下流側電位から前記上流接続端子に現れる上流側電位を減算して負極電位差を生成し、前記正極及び負極電位差のうちの一方を表す信号を前記電位差信号とすることを特徴とする請求項１に記載のフローティングイミタンス形成回路。
  4. 　前記差電圧検出回路は、入力切換制御信号に応じて前記正極及び負極電位差のうちの一方を選択し、当該選択された電位差を示す信号を前記電位差信号とすることを特徴とする請求項３に記載のフローティングイミタンス形成回路。
  5. 　前記差電圧検出回路は、入力外部制御信号に応じて前記電位差信号のイミタンスレベルを変更するイミタンスレベル変更手段を更に含むことを特徴とする請求項３に記載のフローティングイミタンス形成回路。
  6. 　１対の上流及び下流接続端子と、少なくとも２つの端子を有する基因回路と、前記上流及び下流接続端子の各々に現れる入力側電位差を表す電位差信号を前記基因回路の一方の端子に供給する差電圧検出回路と、前記基因回路の他方の端子に現れる基因電位と基準電位端子の基準電位との出力側電位差に応じた大きさの上流電流を前記上流接続端子から吸い込みかつ前記上流電流に等しい下流電流を前記下流接続端子に供給する電流供給回路と、を含むことを特徴とするフローティングイミタンス回路。
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