JP2003133905A - 等価インダクタ回路を用いたフィルタ回路 - Google Patents
等価インダクタ回路を用いたフィルタ回路Info
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Abstract
(57)【要約】
【課題】 利得特性の良好なフィルタ回路を提供する。
【解決手段】 容量と、複数の演算トランスコンダクタ
ンス増幅器で構成され前記容量を負荷とするジャイレー
タと、前記容量に直列接続される抵抗と、を有する等価
インダクタ回路（Ｌ３’、Ｌ４’、Ｌ５’、Ｌ６’）を
備えることを特徴とするフィルタ回路。
ンス増幅器で構成され前記容量を負荷とするジャイレー
タと、前記容量に直列接続される抵抗と、を有する等価
インダクタ回路（Ｌ３’、Ｌ４’、Ｌ５’、Ｌ６’）を
備えることを特徴とするフィルタ回路。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、等価インダクタ回
路を用いたフィルタ回路に関するものである。特に、容
量と、複数の演算トランスコンダクタンス増幅器で構成
され前記容量を負荷とするジャイレータと、を有する等
価インダクタ回路を用いたフィルタ回路に関するもので
ある。 【０００２】 【従来の技術】インダクタを備えるフィルタ回路を集積
化する場合、インダクタを集積化することは困難である
ため、通常、図１１（ａ）に示す片側接地インダクタの
代わりに図１１（ｂ）に示す等価インダクタ回路Ｌ１が
用いられ、図１２（ａ）に示すフローティングインダク
タの代わりに図１２（ｂ）に示す等価インダクタ回路Ｌ
２が用いられる。 【０００３】図１１（ｂ）の等価インダクタ回路Ｌ１
は、演算トランスコンダクタンス増幅器（以下、ＯＴＡ
という）１、ＯＴＡ２、及び容量Ｃ１を備えている。Ｏ
ＴＡ１の出力端子とＯＴＡ２の非反転入力端子とが共通
接続され、その接続ノードが等価インダクタ回路Ｌ１の
端部となる。また、ＯＴＡ１の反転入力端子とＯＴＡ２
の出力端子とが共通接続され、その接続ノードに容量Ｃ
１の一端が接続される。そして、容量Ｃ１の他端、ＯＴ
Ａ１の非反転入力端子、及びＯＴＡ２の反転入力端子は
接地される。等価インダクタ回路Ｌ１の等価インダクタ
Ｌ1は（１）式で表される。ただし、Ｃ1は容量Ｃ１のリ
アクタンス、ｇｍはＯＴＡ１及びＯＴＡ２のコンダクタ
ンス値である。 Ｌ1＝Ｃ1／（ｇｍ）2…（１） 【０００４】また、図１２（ｂ）の等価インダクタ回路
Ｌ２は、ＯＴＡ３、ＯＴＡ４、ＯＴＡ５、及び容量Ｃ２
を備えている。ＯＴＡ３の出力端子とＯＴＡ４の非反転
入力端子とが共通接続され、その接続ノードが等価イン
ダクタ回路Ｌ２の一端となる。また、ＯＴＡ４の反転入
力端子とＯＴＡ５の出力端子とが共通接続され、その接
続ノードが等価インダクタ回路Ｌ２の他端となる。ま
た、ＯＴＡ３の反転入力端子とＯＴＡ４の出力端子とＯ
ＴＡ５の非反転入力端子とが共通接続され、その接続ノ
ードが容量Ｃ２の一端に接続される。そして、容量Ｃ２
の他端、ＯＴＡ３の非反転入力端子、ＯＴＡ５の反転入
力端子は接地される。等価インダクタ回路Ｌ２の等価イ
ンダクタＬ2は（２）式で表される。ただし、Ｃ2は容量
Ｃ２のリアクタンス、ｇｍはＯＴＡ３、ＯＴＡ４、及び
ＯＴＡ５のコンダクタンス値である。 Ｌ2＝Ｃ2／（ｇｍ）2…（２） 【０００５】等価インダクタ回路は、理想的には抵抗成
分が全くないインダクタと等価になるが、実際には抵抗
成分を含んでいる。一例として、Ｃ1＝３．７[pF]、ｇ
ｍ＝１６５[μS]である等価インダクタ回路Ｌ１のイン
ピーダンス特性を図１３のスミスチャートに示す。 【０００６】等価インダクタ回路Ｌ１のインピーダンス
の虚部は、入力信号の周波数が高くなるのに応じて大き
くなる。入力信号の周波数にかかわらず等価インダクタ
回路Ｌ１のインピーダンスの虚部が正の値であるので、
等価インダクタ回路Ｌ１はインダクタとして機能する。 【０００７】一方、等価インダクタ回路Ｌ１のインピー
ダンスの実部は、入力信号の周波数が高くなるのに応じ
て小さくなり、入力信号の周波数が９００ｋＨｚ以上に
なると負の値になる。すなわち、等価インダクタ回路Ｌ
１のインピーダンスは、入力信号の周波数が９００ｋＨ
ｚ以上になると負性抵抗成分を有することになる。 【０００８】このような負性抵抗成分があると発振の原
因となってしまう。等価インダクタ回路Ｌ２のインピー
ダンス特性も等価インダクタ回路Ｌ１のインピーダンス
特性と同様である。 【０００９】また、フィルタ回路を集積化する場合、図
１４（ａ）に示す片側接地抵抗の代わりに図１４（ｂ）
に示す等価抵抗回路を用いることもある。図１４（ｂ）
の等価抵抗回路Ｒ１は、ＯＴＡ６を備えている。ＯＴＡ
６の出力端子と反転入力端子とが共通接続され、その接
続ノードが等価抵抗回路Ｒ１の端部となる。また、ＯＴ
Ａ６の非反転入力端子は接地される。等価抵抗回路Ｒ１
の等価抵抗Ｒ1は（３）式で表される。ただし、ｇｍは
ＯＴＡ６のコンダクタンス値である。 Ｒ1＝１／ｇｍ…（３） 【００１０】上述した等価インダクタ回路及び等価抵抗
回路を用いた従来のフィルタ回路の一例であるバンドパ
スフィルタ回路の構成を図１５に示す。 【００１１】入力端子７は等価インダクタ回路Ｌ３の一
端に接続される。等価インダクタ回路Ｌ３の他端はコン
デンサＣ３の一端に接続される。コンデンサＣ３の他端
は、コンデンサＣ４の一端、等価インダクタ回路Ｌ４、
及び等価インダクタ回路Ｌ５の一端に接続される。そし
て、コンデンサＣ４の他端は接地され、等価インダクタ
回路Ｌ５の他端はコンデンサＣ５の一端に接続される。 【００１２】コンデンサＣ５の他端は、コンデンサＣ６
の一端、等価インダクタ回路Ｌ６、等価抵抗回路Ｒ２、
及び出力端子８に接続される。そして、コンデンサＣ６
の他端は接地される。 【００１３】なお、等価インダクタ回路Ｌ３及びＬ５は
図１２に示した等価インダクタ回路Ｌ２と同一の構成で
あり、等価インダクタ回路Ｌ４及びＬ６は図１１に示し
た等価インダクタ回路Ｌ１と同一の構成であり、等価抵
抗回路Ｒ２は図１４に示した等価抵抗回路Ｒ１と同一の
構成である。 【００１４】 【発明が解決しようとする課題】図１５のバンドパスフ
ィルタ回路の回路定数をｆC＝２ＭＨｚになるように設
定した場合の利得特性は、図１６に示すように下限カッ
トオフ周波数ｆC1近傍及び上限カットオフ周波数ｆC2近
傍においてピークが現れるという問題があった。これ
は、上述した等価インダクタ回路のインピーダンス特性
に起因するものである。すなわち、等価インダクタ回路
Ｌ３〜Ｌ６のインピーダンスが９００ｋＨｚ以上の周波
数帯域において負性抵抗成分を有するためである。 【００１５】さらに図１５のバンドパスフィルタ回路
は、各回路の定数が任意に決定されており、各回路によ
り製造バラツキによる影響が異なっているので、その回
路定数によって定まるカットオフ周波数のバラツキを小
さくすることができないといった問題もある。そこでカ
ットオフ周波数を設計値通りにするために、位相制御ル
ープを設けた無調整バンドパスフィルタ回路を構成する
場合がある。しかしながら、このような構成にしても、
位相制御ループに設けられるフィルタ回路（例えばロー
パスフィルタ回路）やバンドパスフィルタ回路が備える
等価インダクタ回路が負性抵抗成分を有しているため、
各フィルタ回路の利得特性が良好でなく、設計値に対す
るカットオフ周波数の誤差は依然として大きかった。 【００１６】本発明は、上記の問題点に鑑み、利得特性
の良好なフィルタ回路を提供することを第１の目的とす
る。また、設計値に対するカットオフ周波数の誤差が少
ない無調整フィルタ回路を提供することを第２の目的と
する。 【００１７】 【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係るフィルタ回路においては、容量
と、複数の演算トランスコンダクタンス増幅器で構成さ
れ前記容量を負荷とするジャイレータと、前記容量に直
列接続される抵抗と、を有する等価インダクタ回路を備
えるようにする。 【００１８】上記第２の目的を達成するために、本発明
に係る無調整フィルタ回路においては、第１の容量と、
複数の演算トランスコンダクタンス増幅器で構成され前
記第１の容量を負荷とするジャイレータと、前記第１の
容量に直列接続される抵抗と、を有する等価インダクタ
回路を備え、所定の周波数の信号を入力する第１のフィ
ルタ回路と、前記所定の周波数の信号と前記第１のフィ
ルタ回路の出力信号との位相差に応じた信号を出力する
位相比較手段と、第２の容量と、複数の演算トランスコ
ンダクタンス増幅器で構成され前記第２の容量を負荷と
するジャイレータと、前記第２の容量に直列接続される
抵抗と、を有する等価インダクタ回路を備える第２のフ
ィルタ回路と、前記第１のフィルタ回路及び前記第２の
フィルタ回路が備える演算トランスコンダクタンス増幅
器内に設けられる電流源の電流値を前記位相比較手段の
出力信号に応じて可変する制御手段と、を備えるように
する。 【００１９】また、設計値に対するカットオフ周波数の
誤差を低減する観点から、上記フィルタ回路又は上記無
調整フィルタ回路において、前記複数の演算トランスコ
ンダクタンス増幅器のコンダクタンス値を全て同一にし
てもよく、全ての容量を複数の単位容量の直列回路及び
／又は並列回路によって構成してもよい。 【００２０】また、上記フィルタ回路又は上記無調整フ
ィルタ回路のダイナミックレンジを大きくする観点か
ら、上記フィルタ回路又は上記無調整フィルタ回路内の
演算トランスコンダクタンス増幅器が、第１のＭＯＳト
ランジスタ及び第２のＭＯＳトランジスタで構成される
第１の差動対と、第３のＭＯＳトランジスタ及び第４の
ＭＯＳトランジスタで構成されるＭＯＳトランジスタで
構成される第２の差動対と、前記第１の差動対を駆動す
る第１の電流源と、前記第２の差動対を駆動する第２の
電流源と、を備え、前記第１の電流源と前記第２の電流
源の電流値を等しくし、第１のＭＯＳトランジスタのゲ
ートと第３のＭＯＳトランジスタのゲートを共通接続
し、第２のＭＯＳトランジスタのゲートと第４のＭＯＳ
トランジスタのゲートを共通接続し、第１のＭＯＳトラ
ンジスタのドレインと第３のＭＯＳトランジスタのドレ
インを共通接続し、第２のＭＯＳトランジスタのゲート
と第４のＭＯＳトランジスタのゲートを共通接続し、前
記第１のＭＯＳトランジスタのゲート幅をゲート長で除
算した値と前記第２のＭＯＳトランジスタのゲート幅を
ゲート長で除算した値との比を１：１０とし、前記第３
のＭＯＳトランジスタのゲート幅をゲート長で除算した
値と前記第４のＭＯＳトランジスタのゲート幅をゲート
長で除算した値との比を１０：１としてもよい。 【００２１】 【発明の実施の形態】本発明の一実施形態について図面
を参照して説明する。まず、本発明に係るフィルタ回路
に用いられる等価インダクタ回路について図７及び図８
を参照して説明する。 【００２２】片側接地インダクタ（図１１（ａ）参照）
の等価インダクタ回路Ｌ１’の構成を図７に示す。な
お、図１１と同一の部分には同一の符号を付し説明を省
略する。等価インダクタ回路Ｌ１’が従来の等価インダ
クタ回路Ｌ１と異なる点は、容量Ｃ１に直列接続される
抵抗Ｒ３を備えた点である。すなわち、容量Ｃ１のＯＴ
Ａと接続されていない側が抵抗Ｒ３を介して接地され
る。 【００２３】また、フローティングインダクタ（図１２
（ａ）参照）の等価インダクタ回路Ｌ２’の構成を図８
に示す。なお、図１２と同一の部分には同一の符号を付
し説明を省略する。等価インダクタ回路Ｌ２’が従来の
等価インダクタ回路Ｌ２と異なる点は、容量Ｃ２に直列
接続される抵抗Ｒ４を備えた点である。すなわち、容量
Ｃ２のＯＴＡと接続されていない側が抵抗Ｒ４を介して
接地される。 【００２４】次に、これら本発明に係るフィルタ回路に
用いられる等価インダクタ回路のインピーダンス特性に
ついて説明する。一例として、Ｃ1＝３．７[pF]、ｇｍ
＝１６５[μS]、抵抗Ｒ３の抵抗値Ｒ3＝２．６[kΩ]で
ある等価インダクタ回路Ｌ１’のインピーダンス特性を
図９のスミスチャートに示す。 【００２５】等価インダクタ回路Ｌ１’のインピーダン
スの虚部は、入力信号の周波数が高くなるのに応じて大
きくなる。入力信号の周波数にかかわらず等価インダク
タ回路Ｌ１’のインピーダンスの虚部が正の値であるの
で、等価インダクタ回路Ｌ１’はインダクタとして機能
する。 【００２６】一方、等価インダクタ回路Ｌ１’のインピ
ーダンスの実部は、入力信号の周波数が高くなるのに応
じて小さくなる。しかしながら、従来の等価インダクタ
回路と異なり、等価インダクタ回路Ｌ１’のインピーダ
ンスの実部が負の値になることはない。すなわち、等価
インダクタ回路Ｌ１’のインピーダンスが負性抵抗成分
を有することはない。等価インダクタ回路Ｌ２’のイン
ピーダンス特性も等価インダクタ回路Ｌ１’のインピー
ダンス特性と同様である。 【００２７】したがって、等価インダクタ回路において
容量に直列接続される抵抗を備えることによって、入力
信号の周波数が高くなっても発振が起こらないようにす
ることができる。 【００２８】なお、本実施形態では等価インダクタ回路
において容量のＯＴＡと接続されていない側に抵抗を直
列接続したが、容量のＯＴＡと接続される側に抵抗を直
列接続しても同様の効果を得ることができる。この場
合、容量は直接ＯＴＡに接続されるのではなく、抵抗を
介してＯＴＡに接続されることになる。また、入力信号
の周波数が高くなっても発振が起こらないようにするた
めには、容量と直列接続される抵抗の抵抗値を概ね数百
Ω〜数ｋΩの範囲で設定すればよい。そして、ＯＴＡの
コンダクタンス値が小さいほど、容量と直列接続される
抵抗の抵抗値は小さくてすむ。 【００２９】次に本発明に係るフィルタ回路の一実施形
態であるバンドパスフィルタ回路について、図１を参照
して説明する。なお、図１５と同一の部分には同一の符
号を付し説明を省略する。 【００３０】入力端子７は等価インダクタ回路Ｌ３’の
一端に接続される。等価インダクタ回路Ｌ３’の他端は
コンデンサＣ３の一端に接続される。コンデンサＣ３の
他端は、コンデンサＣ４の一端、等価インダクタ回路Ｌ
４’、及び等価インダクタ回路Ｌ５’の一端に接続され
る。そして、コンデンサＣ４の他端は接地され、等価イ
ンダクタ回路Ｌ５’の他端はコンデンサＣ５の一端に接
続される。 【００３１】コンデンサＣ５の他端は、コンデンサＣ６
の一端、等価インダクタ回路Ｌ６’、等価抵抗回路Ｒ
２、及び出力端子８に接続される。そして、コンデンサ
Ｃ６の他端は接地される。 【００３２】なお、等価インダクタ回路Ｌ３’及びＬ
５’は図８に示した等価インダクタ回路Ｌ２’と同一の
構成であり、等価インダクタ回路Ｌ４’及びＬ６’は図
７に示した等価インダクタ回路Ｌ１’と同一の構成であ
る。 【００３３】図１のｆC＝２ＭＨｚになるように各定数
を設定した場合、このバンドパスフィルタ回路の利得特
性は図２のようになる。図２から明らかなように従来の
バンドパスフィルタ回路の利得特性曲線では存在した下
限カットオフ周波数ｆC1近傍及び上限カットオフ周波数
ｆC2近傍におけるピークがなく、通過周波数帯域全域で
ほぼ０ｄＢであり、良好な利得特性になる。これは、図
１のバンドパスフィルタ回路が備える等価インダクタ回
路のインピーダンス特性に起因するものである。すなわ
ち、図９で説明したように等価インダクタ回路Ｌ３’〜
Ｌ６’のインピーダンスが９００ｋＨｚ以上の周波数帯
域において負性抵抗成分を有していないためである。 【００３４】次に、図１のバンドパスフィルタ回路を用
いた本発明に係る無調整バンドパスフィルタ回路につい
て説明する。本発明に係る無調整バンドパスフィルタ回
路の回路ブロック図を図３に示す。 【００３５】端子９に入力された入力信号は、バンドパ
スフィルタ回路１１によって不要な周波数成分が除去さ
れて出力信号となり、出力端子１２から送出される。 【００３６】バンドパスフィルタ回路１１は図１のバン
ドパスフィルタ回路を用いており、通過帯域の中心周波
数は２ＭＨｚである。 【００３７】バンドパスフィルタ回路１１の中心周波数
は、製造バラツキによって設計値通りにならない。この
ため、無調整フィルタ回路は、バンドパスフィルタ回路
１１の中心周波数を自動的に設定値通りにするための位
相制御ループ部１３を備えている。以下、位相制御ルー
プ部１３について説明する。 【００３８】基準クロック源１４は所定の周波数（例え
ば１３ＭＨｚ）のクロック信号Ｓ１を分周回路１５に送
出する。分周回路１５はクロック信号Ｓ１を１／Ｎ分周
（Ｎは自然数、例えば１２）し、その分周信号Ｓ２（例
えば周波数１．０８３３ＭＨｚ）を位相比較回路１６及
びローパスフィルタ回路１７に送出する。 【００３９】ローパスフィルタ回路１７は、カットオフ
周波数ｆCが分周信号Ｓ２の周波数と一致するように回
路定数の設定がなされている。ローパスフィルタ回路１
７は分周信号Ｓ２に対して９０度位相の遅れた信号Ｓ３
を位相比較回路１６に送出する。 【００４０】位相比較回路１６は、分周信号Ｓ２と信号
Ｓ３との位相を比較する。分周信号Ｓ２に対する信号Ｓ
３の位相遅れが９０度であれば、信号を出力しない。分
周信号Ｓ２に対する信号Ｓ３の位相遅れが９０度より大
きければ、正のパルス電圧信号を出力する。分周信号Ｓ
２に対する信号Ｓ３の位相遅れが９０度より小さけれ
ば、負のパルス電圧信号を出力する。 【００４１】チャージポンプ回路１８は位相比較回路１
６から送出されたパルス電圧信号を電流信号に変換し
て、その電流信号をループフィルタ１９に送出する。ル
ープフィルタ１９はチャージポンプ回路１８から出力さ
れる電流信号をＤＣ値の電圧信号に変換して制御電圧生
成回路２０に出力する。 【００４２】制御電圧生成回路２０は、ループフィルタ
１９から送出されるＤＣ値の電圧信号に応じた制御電圧
ＶBIASを生成し、ローパスフィルタ回路１７及びバンド
パスフィルタ回路１１内のＯＴＡが備える電流源の電流
値をその制御電圧ＶBIASによって制御する。 【００４３】ローパスフィルタ回路１７及びバンドパス
フィルタ回路１１内のＯＴＡが備える電流源の電流値を
制御することで、ローパスフィルタ回路１７及びバンド
パスフィルタ回路１１内のＯＴＡのコンダクタンス値を
制御し、ローパスフィルタ回路１７及びバンドパスフィ
ルタ回路１１のカットオフ周波数を制御する。これによ
って、ローパスフィルタ回路１７のカットオフ周波数を
分周信号Ｓ２の周波数と一致させることができる。この
とき、ローパスフィルタ回路１７とバンドパスフィルタ
回路１１とが同じ製造バラツキであればバンドパスフィ
ルタ回路１１の中心周波数が設定値（２ＭＨｚ）通りに
なる。 【００４４】制御電圧生成回路２０の一実施形態を図４
に示す。定電圧ＶCCが供給される端子が可変電流源３３
を介してＮＰＮ型トランジスタＱ９のコレクタに接続さ
れる。トランジスタＱ９のエミッタは接地される。ま
た、トランジスタＱ９のコレクタ−ベース間は共通接続
される。ループフィルタ１９から送出されるＤＣ値の電
圧信号によって可変電流源３３の出力電流値が変化し、
それに応じてトランジスタＱ９のベース電圧である制御
電圧ＶBIASが変化する。トランジスタＱ９のベースはＯ
ＴＡの電流源であるＮＰＮ型トランジスタＱ７及びＱ８
（図１０参照）のベースに接続され、カレントミラー回
路を形成する。したがって、制御電圧ＶBI ASによってト
ランジスタＱ７及びＱ８にも可変電流源３３の出力電流
と同じ値の電流を流すことができる。 【００４５】バンドパスフィルタ回路１１には上述した
ように図１のバンドパスフィルタ回路を用いている。そ
して、ローパスフィルタ回路１７には図５に示すローパ
スフィルタ回路を用いている。 【００４６】ここで、図５のローパスフィルタ回路の構
成について説明する。入力端子２１は等価インダクタ回
路Ｌ７’の一端に接続される。等価インダクタ回路Ｌ
７’の他端はコンデンサＣ７の一端、等価抵抗回路Ｒ
５、及び出力端子２２に接続される。そして、コンデン
サＣ７の他端は接地される。なお、等価インダクタ回路
Ｌ７’は図８に示した等価インダクタ回路Ｌ２’と同一
の構成である。 【００４７】したがって、Ｑのダンピング用抵抗（Ｒ
４）が入ることになるのでバンドパスフィルタ回路１
１、ローパスフィルタ回路１７ともに、利得特性が良好
である。これにより、設計値（２ＭＨｚ）に対するバン
ドパスフィルタ回路１１の中心周波数の誤差を小さくす
ることができる。 【００４８】ところで、入力側にフローティング抵抗の
等価抵抗回路を有するフィルタ回路では、その等価抵抗
回路における利得の減衰を小さくするために、その等価
抵抗回路内のＯＴＡのコンダクタンス値を大きくしてい
る。一方、等価インダクタ回路ではＯＴＡのコンダクタ
ンス値を大きくすると、インダクタ値を大きくすること
が困難であるので、コンダクタンス値の小さいＯＴＡを
用いている。すなわち、フィルタ回路内のＯＴＡのコン
ダクタンス値が統一されていなかった。このため、コン
ダクタンス値の製造バラツキがまちまちになり、製造バ
ラツキによるカットオフ周波数の誤差が大きくなってい
た。 【００４９】そこで、バンドパスフィルタ回路１１を入
力側に設けるフローティング抵抗の等価抵抗回路の抵抗
値がゼロとみなせる構成のフィルタ回路とし、バンドパ
スフィルタ回路１１及びローパスフィルタ回路１７内の
ＯＴＡ全てについてコンダクタンス値を同一にすること
が好ましい。バンドパスフィルタ回路１１及びローパス
フィルタ回路１７内のＯＴＡ全てについてコンダクタン
ス値を同一にすることによって、設定値（２ＭＨｚ）に
対するバンドパスフィルタ回路１１の中心周波数の誤差
を一層小さくすることができる。 【００５０】なお、図３の無調整フィルタ回路のみなら
ず、図１のバンドパスフィルタ回路でも全てのＯＴＡの
コンダクタンス値を同一にすることによって、設定値
（２ＭＨｚ）に対する中心周波数の誤差を小さくするこ
とができる。 【００５１】また、バンドパスフィルタ回路１１及びロ
ーパスフィルタ回路１７内の各々の容量はそれぞれ用い
るキャパシタンス値が異なるため、そのキャパシタンス
値の製造バラツキの要因となってしまい、設定値（２Ｍ
Ｈｚ）に対するバンドパスフィルタ回路１１の中心周波
数の誤差が大きくなる一因になっていた。 【００５２】そこで、バンドパスフィルタ回路１１及び
ローパスフィルタ回路１７内の各々の容量を複数の単位
容量の直列回路及び／又は並列回路の組み合わせによっ
て構成することが好ましい。なお、単位容量とは、静電
容量が所定値（例えば１[pF]）の容量のことである。 【００５３】容量の静電容量設計値と複数の単位容量の
合成静電容量値との誤差が少なく、レイアウト面積が小
さく、単位容量の静電容量値の製造バラツキが小さくな
るように、単位容量の静電容量値及び回路の組み合わせ
を最適化するとよい。これにより、設定値（２ＭＨｚ）
に対するバンドパスフィルタ回路１１の中心周波数の誤
差を一層小さくすることができる。 【００５４】なお、図３の無調整フィルタ回路のみなら
ず、図１のバンドパスフィルタ回路でも各々の容量を複
数の単位容量の直列回路及び／又は並列回路の組み合わ
せによって構成することによって、設定値（２ＭＨｚ）
に対する中心周波数の誤差を小さくすることができる。 【００５５】次に、ＯＴＡの一実施形態について図１０
を参照して説明する。定電圧ＶCCが印加される端子にＰ
ＭＯＳトランジスタ（ＭＯＳＦＥＴ；Metal-Oxide-Semi
conductor Field-Effect Transistor）Ｑ１のソース
と、ＰＭＯＳトランジスタＱ２のソースとが接続され
る。ＰＭＯＳトランジスタＱ１のゲートとＰＭＯＳトラ
ンジスタＱ２のゲートとは共通接続される。また、ＰＭ
ＯＳトランジスタＱ１のゲート−ドレイン間は共通接続
される。 【００５６】ＰＭＯＳトランジスタＱ１のドレインが、
ＮＭＯＳトランジスタＱ３のドレイン及びＮＭＯＳトラ
ンジスタＱ５のドレインに接続される。また、ＰＭＯＳ
トランジスタＱ２のドレインが、出力電流ＩOUTが送出
される端子、ＮＭＯＳトランジスタＱ４のドレイン及び
ＮＭＯＳトランジスタＱ６のドレインに接続される。 【００５７】入力電圧ＶIN+が入力される端子が、ＮＭ
ＯＳトランジスタＱ３のゲート及びＮＭＯＳトランジス
タＱ５のゲートに接続される。また、入力電圧ＶIN-が
入力される端子が、ＮＭＯＳトランジスタＱ４のゲート
及びＮＭＯＳトランジスタＱ６のゲートに接続される。 【００５８】ＮＭＯＳトランジスタＱ３のソースとＮＭ
ＯＳトランジスタＱ４のソースとが共通接続され、ＮＰ
Ｎ型トランジスタＱ７のコレクタに接続される。また、
ＮＭＯＳトランジスタＱ５のソースとＮＭＯＳトランジ
スタＱ６のソースとが共通接続され、ＮＰＮ型トランジ
スタＱ８のコレクタに接続される。 【００５９】トランジスタＱ７のエミッタが抵抗Ｒ７を
介して接地され、トランジスタＱ８のエミッタが抵抗Ｒ
８を介して接地される。 【００６０】そして、ＮＭＯＳトランジスタＱ３のゲー
ト幅をゲート長で除算した値とＮＭＯＳトランジスタＱ
４のゲート幅をゲート長で除算した値との比が１：Ｋで
あり、ＮＭＯＳトランジスタＱ５のゲート幅をゲート長
で除算した値とＮＭＯＳトランジスタＱ６のゲート幅を
ゲート長で除算した値との比がＫ：１である。 【００６１】このような構成のＯＴＡの入出力特性につ
いて説明する。出力電流ＩOUTは（４）式で表される。
ただし、ＩD3、ＩD4、ＩD5、ＩD6はそれぞれＮＭＯＳト
ランジスタＱ３、Ｑ４、Ｑ５、Ｑ６のドレイン電流であ
る。 ＩOUT＝（ＩD3＋ＩD5）−（ＩD4＋ＩD6） ＩOUT＝（ＩD3−ＩD4）＋（ＩD5−ＩD6）…（４） 【００６２】（４）式より、ＮＭＯＳトランジスタＱ３
〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジ
スタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイ
ン電流の関係が線形であれば、Ｋ＝１にすると入力電圧
（ＶIN+−ＶIN-）にかかわらずＯＴＡのコンダクタンス
値ｇｍが一定になる。 【００６３】しかしながら、ＮＭＯＳトランジスタＱ３
〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジ
スタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイ
ン電流の関係は線形ではなく、２次則に従う。 【００６４】このため、入力電圧（ＶIN+−ＶIN-）に対
する出力電流ＩOUTの関係が線形になるようにＫの値を
設定する必要がある。そして、Ｋ＝１０にすると、入力
電圧（ＶIN+−ＶIN-）の広い範囲（例えばピーク・ツー
・ピーク値で１μＶ〜１Ｖ）で、入力電圧（ＶIN+−Ｖ
IN-）に対する出力電流ＩOUTの関係を線形にすることが
できる。すなわち、Ｋ＝１０にすることによって、ＯＴ
Ａのダイナミックレンジを大きくすることができる。 【００６５】上述した無調整バンドパスフィルタ回路
は、例えば受信装置などに用いられる。この受信装置の
構成について図６を参照して説明する。 【００６６】アンテナ２３によって受信された高周波信
号がバンドパスフィルタ回路２４に入力され、バンドパ
スフィルタ回路２４によって不要な周波数成分が除去さ
れる。そして、不要な周波成分が除去された高周波信号
がローノイズアンプ２５に入力され、ローノイズアンプ
２５で増幅されたのち、ミキサ２６で発振器２７から送
出される局部発振信号とミキシングされ、ＩＦ信号にダ
ウンコンバートされる。このＩＦ信号は、バンドパスフ
ィルタ回路２８によって不要な周波数成分が除去され、
増幅器２９で増幅されたのち復調回路３０に送られ、復
調回路３０で受信信号に復調される。Ａ／Ｄ変換回路３
１はアナログ信号である受信信号をディジタル信号に変
換して出力端子３２に送出する。 【００６７】バンドパスフィルタ回路２８を上述した本
発明に係る無調整バンドパスフィルタ回路にすること
で、出力端子３２に送出されるディジタル信号のデータ
誤り率を低減することができる。 【００６８】 【発明の効果】本発明によると、フィルタ回路が、容量
と、複数の演算トランスコンダクタンス増幅器で構成さ
れ前記容量を負荷とするジャイレータと、前記容量に直
列接続される抵抗と、を有する等価インダクタ回路を備
えるので、等価インダクタ回路のインピーダンスが負性
抵抗成分を有することがなくなる。これにより、フィル
タ回路の利得特性曲線においてカットオフ周波数近傍で
のピークがなくなり、フィルタ回路の利得特性が良好に
なる。 【００６９】また、本発明によると、無調整フィルタ回
路が備える第１のフィルタ回路及び第２のフィルタ回路
が、容量に直列接続される抵抗を有する等価インダクタ
回路を用いるフィルタ回路であるので、無調整フィルタ
回路が備える第１のフィルタ回路及び第２のフィルタ回
路はともに利得特性が良好になる。これにより、設計値
に対する第２のフィルタ回路のカットオフ周波数の誤差
を小さくすることができる。 【００７０】また、本発明によると、前記複数の演算ト
ランスコンダクタンス増幅器のコンダクタンス値を全て
同一にしているので、演算トランスコンダクタンス増幅
器間においてコンダクタンス値の製造バラツキの差が小
さくなる。これにより、製造バラツキによるカットオフ
周波数の誤差を小さくすることができる。 【００７１】また、本発明によると、全ての容量を複数
の単位容量の直列回路及び／又は並列回路によって構成
しているので、容量間において静電容量値の製造バラツ
キの差が小さくなる。これにより、製造バラツキによる
カットオフ周波数の誤差を小さくすることができる。 【００７２】また、本発明によると、演算トランスコン
ダクタンス増幅器が備える２個の差動対それぞれが、ゲ
ート幅をゲート長で除算した値の比が１：１０である２
個のＭＯＳトランジスタによって構成されるので、演算
トランスコンダクタンス増幅器のダイナミックレンジを
大きくすることができる。したがって、この演算トラン
スコンダクタンス増幅器を有する等価インダクタ回路を
用いるフィルタ回路のダイナミックレンジを大きくする
ことができる。
路を用いたフィルタ回路に関するものである。特に、容
量と、複数の演算トランスコンダクタンス増幅器で構成
され前記容量を負荷とするジャイレータと、を有する等
価インダクタ回路を用いたフィルタ回路に関するもので
ある。 【０００２】 【従来の技術】インダクタを備えるフィルタ回路を集積
化する場合、インダクタを集積化することは困難である
ため、通常、図１１（ａ）に示す片側接地インダクタの
代わりに図１１（ｂ）に示す等価インダクタ回路Ｌ１が
用いられ、図１２（ａ）に示すフローティングインダク
タの代わりに図１２（ｂ）に示す等価インダクタ回路Ｌ
２が用いられる。 【０００３】図１１（ｂ）の等価インダクタ回路Ｌ１
は、演算トランスコンダクタンス増幅器（以下、ＯＴＡ
という）１、ＯＴＡ２、及び容量Ｃ１を備えている。Ｏ
ＴＡ１の出力端子とＯＴＡ２の非反転入力端子とが共通
接続され、その接続ノードが等価インダクタ回路Ｌ１の
端部となる。また、ＯＴＡ１の反転入力端子とＯＴＡ２
の出力端子とが共通接続され、その接続ノードに容量Ｃ
１の一端が接続される。そして、容量Ｃ１の他端、ＯＴ
Ａ１の非反転入力端子、及びＯＴＡ２の反転入力端子は
接地される。等価インダクタ回路Ｌ１の等価インダクタ
Ｌ1は（１）式で表される。ただし、Ｃ1は容量Ｃ１のリ
アクタンス、ｇｍはＯＴＡ１及びＯＴＡ２のコンダクタ
ンス値である。 Ｌ1＝Ｃ1／（ｇｍ）2…（１） 【０００４】また、図１２（ｂ）の等価インダクタ回路
Ｌ２は、ＯＴＡ３、ＯＴＡ４、ＯＴＡ５、及び容量Ｃ２
を備えている。ＯＴＡ３の出力端子とＯＴＡ４の非反転
入力端子とが共通接続され、その接続ノードが等価イン
ダクタ回路Ｌ２の一端となる。また、ＯＴＡ４の反転入
力端子とＯＴＡ５の出力端子とが共通接続され、その接
続ノードが等価インダクタ回路Ｌ２の他端となる。ま
た、ＯＴＡ３の反転入力端子とＯＴＡ４の出力端子とＯ
ＴＡ５の非反転入力端子とが共通接続され、その接続ノ
ードが容量Ｃ２の一端に接続される。そして、容量Ｃ２
の他端、ＯＴＡ３の非反転入力端子、ＯＴＡ５の反転入
力端子は接地される。等価インダクタ回路Ｌ２の等価イ
ンダクタＬ2は（２）式で表される。ただし、Ｃ2は容量
Ｃ２のリアクタンス、ｇｍはＯＴＡ３、ＯＴＡ４、及び
ＯＴＡ５のコンダクタンス値である。 Ｌ2＝Ｃ2／（ｇｍ）2…（２） 【０００５】等価インダクタ回路は、理想的には抵抗成
分が全くないインダクタと等価になるが、実際には抵抗
成分を含んでいる。一例として、Ｃ1＝３．７[pF]、ｇ
ｍ＝１６５[μS]である等価インダクタ回路Ｌ１のイン
ピーダンス特性を図１３のスミスチャートに示す。 【０００６】等価インダクタ回路Ｌ１のインピーダンス
の虚部は、入力信号の周波数が高くなるのに応じて大き
くなる。入力信号の周波数にかかわらず等価インダクタ
回路Ｌ１のインピーダンスの虚部が正の値であるので、
等価インダクタ回路Ｌ１はインダクタとして機能する。 【０００７】一方、等価インダクタ回路Ｌ１のインピー
ダンスの実部は、入力信号の周波数が高くなるのに応じ
て小さくなり、入力信号の周波数が９００ｋＨｚ以上に
なると負の値になる。すなわち、等価インダクタ回路Ｌ
１のインピーダンスは、入力信号の周波数が９００ｋＨ
ｚ以上になると負性抵抗成分を有することになる。 【０００８】このような負性抵抗成分があると発振の原
因となってしまう。等価インダクタ回路Ｌ２のインピー
ダンス特性も等価インダクタ回路Ｌ１のインピーダンス
特性と同様である。 【０００９】また、フィルタ回路を集積化する場合、図
１４（ａ）に示す片側接地抵抗の代わりに図１４（ｂ）
に示す等価抵抗回路を用いることもある。図１４（ｂ）
の等価抵抗回路Ｒ１は、ＯＴＡ６を備えている。ＯＴＡ
６の出力端子と反転入力端子とが共通接続され、その接
続ノードが等価抵抗回路Ｒ１の端部となる。また、ＯＴ
Ａ６の非反転入力端子は接地される。等価抵抗回路Ｒ１
の等価抵抗Ｒ1は（３）式で表される。ただし、ｇｍは
ＯＴＡ６のコンダクタンス値である。 Ｒ1＝１／ｇｍ…（３） 【００１０】上述した等価インダクタ回路及び等価抵抗
回路を用いた従来のフィルタ回路の一例であるバンドパ
スフィルタ回路の構成を図１５に示す。 【００１１】入力端子７は等価インダクタ回路Ｌ３の一
端に接続される。等価インダクタ回路Ｌ３の他端はコン
デンサＣ３の一端に接続される。コンデンサＣ３の他端
は、コンデンサＣ４の一端、等価インダクタ回路Ｌ４、
及び等価インダクタ回路Ｌ５の一端に接続される。そし
て、コンデンサＣ４の他端は接地され、等価インダクタ
回路Ｌ５の他端はコンデンサＣ５の一端に接続される。 【００１２】コンデンサＣ５の他端は、コンデンサＣ６
の一端、等価インダクタ回路Ｌ６、等価抵抗回路Ｒ２、
及び出力端子８に接続される。そして、コンデンサＣ６
の他端は接地される。 【００１３】なお、等価インダクタ回路Ｌ３及びＬ５は
図１２に示した等価インダクタ回路Ｌ２と同一の構成で
あり、等価インダクタ回路Ｌ４及びＬ６は図１１に示し
た等価インダクタ回路Ｌ１と同一の構成であり、等価抵
抗回路Ｒ２は図１４に示した等価抵抗回路Ｒ１と同一の
構成である。 【００１４】 【発明が解決しようとする課題】図１５のバンドパスフ
ィルタ回路の回路定数をｆC＝２ＭＨｚになるように設
定した場合の利得特性は、図１６に示すように下限カッ
トオフ周波数ｆC1近傍及び上限カットオフ周波数ｆC2近
傍においてピークが現れるという問題があった。これ
は、上述した等価インダクタ回路のインピーダンス特性
に起因するものである。すなわち、等価インダクタ回路
Ｌ３〜Ｌ６のインピーダンスが９００ｋＨｚ以上の周波
数帯域において負性抵抗成分を有するためである。 【００１５】さらに図１５のバンドパスフィルタ回路
は、各回路の定数が任意に決定されており、各回路によ
り製造バラツキによる影響が異なっているので、その回
路定数によって定まるカットオフ周波数のバラツキを小
さくすることができないといった問題もある。そこでカ
ットオフ周波数を設計値通りにするために、位相制御ル
ープを設けた無調整バンドパスフィルタ回路を構成する
場合がある。しかしながら、このような構成にしても、
位相制御ループに設けられるフィルタ回路（例えばロー
パスフィルタ回路）やバンドパスフィルタ回路が備える
等価インダクタ回路が負性抵抗成分を有しているため、
各フィルタ回路の利得特性が良好でなく、設計値に対す
るカットオフ周波数の誤差は依然として大きかった。 【００１６】本発明は、上記の問題点に鑑み、利得特性
の良好なフィルタ回路を提供することを第１の目的とす
る。また、設計値に対するカットオフ周波数の誤差が少
ない無調整フィルタ回路を提供することを第２の目的と
する。 【００１７】 【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係るフィルタ回路においては、容量
と、複数の演算トランスコンダクタンス増幅器で構成さ
れ前記容量を負荷とするジャイレータと、前記容量に直
列接続される抵抗と、を有する等価インダクタ回路を備
えるようにする。 【００１８】上記第２の目的を達成するために、本発明
に係る無調整フィルタ回路においては、第１の容量と、
複数の演算トランスコンダクタンス増幅器で構成され前
記第１の容量を負荷とするジャイレータと、前記第１の
容量に直列接続される抵抗と、を有する等価インダクタ
回路を備え、所定の周波数の信号を入力する第１のフィ
ルタ回路と、前記所定の周波数の信号と前記第１のフィ
ルタ回路の出力信号との位相差に応じた信号を出力する
位相比較手段と、第２の容量と、複数の演算トランスコ
ンダクタンス増幅器で構成され前記第２の容量を負荷と
するジャイレータと、前記第２の容量に直列接続される
抵抗と、を有する等価インダクタ回路を備える第２のフ
ィルタ回路と、前記第１のフィルタ回路及び前記第２の
フィルタ回路が備える演算トランスコンダクタンス増幅
器内に設けられる電流源の電流値を前記位相比較手段の
出力信号に応じて可変する制御手段と、を備えるように
する。 【００１９】また、設計値に対するカットオフ周波数の
誤差を低減する観点から、上記フィルタ回路又は上記無
調整フィルタ回路において、前記複数の演算トランスコ
ンダクタンス増幅器のコンダクタンス値を全て同一にし
てもよく、全ての容量を複数の単位容量の直列回路及び
／又は並列回路によって構成してもよい。 【００２０】また、上記フィルタ回路又は上記無調整フ
ィルタ回路のダイナミックレンジを大きくする観点か
ら、上記フィルタ回路又は上記無調整フィルタ回路内の
演算トランスコンダクタンス増幅器が、第１のＭＯＳト
ランジスタ及び第２のＭＯＳトランジスタで構成される
第１の差動対と、第３のＭＯＳトランジスタ及び第４の
ＭＯＳトランジスタで構成されるＭＯＳトランジスタで
構成される第２の差動対と、前記第１の差動対を駆動す
る第１の電流源と、前記第２の差動対を駆動する第２の
電流源と、を備え、前記第１の電流源と前記第２の電流
源の電流値を等しくし、第１のＭＯＳトランジスタのゲ
ートと第３のＭＯＳトランジスタのゲートを共通接続
し、第２のＭＯＳトランジスタのゲートと第４のＭＯＳ
トランジスタのゲートを共通接続し、第１のＭＯＳトラ
ンジスタのドレインと第３のＭＯＳトランジスタのドレ
インを共通接続し、第２のＭＯＳトランジスタのゲート
と第４のＭＯＳトランジスタのゲートを共通接続し、前
記第１のＭＯＳトランジスタのゲート幅をゲート長で除
算した値と前記第２のＭＯＳトランジスタのゲート幅を
ゲート長で除算した値との比を１：１０とし、前記第３
のＭＯＳトランジスタのゲート幅をゲート長で除算した
値と前記第４のＭＯＳトランジスタのゲート幅をゲート
長で除算した値との比を１０：１としてもよい。 【００２１】 【発明の実施の形態】本発明の一実施形態について図面
を参照して説明する。まず、本発明に係るフィルタ回路
に用いられる等価インダクタ回路について図７及び図８
を参照して説明する。 【００２２】片側接地インダクタ（図１１（ａ）参照）
の等価インダクタ回路Ｌ１’の構成を図７に示す。な
お、図１１と同一の部分には同一の符号を付し説明を省
略する。等価インダクタ回路Ｌ１’が従来の等価インダ
クタ回路Ｌ１と異なる点は、容量Ｃ１に直列接続される
抵抗Ｒ３を備えた点である。すなわち、容量Ｃ１のＯＴ
Ａと接続されていない側が抵抗Ｒ３を介して接地され
る。 【００２３】また、フローティングインダクタ（図１２
（ａ）参照）の等価インダクタ回路Ｌ２’の構成を図８
に示す。なお、図１２と同一の部分には同一の符号を付
し説明を省略する。等価インダクタ回路Ｌ２’が従来の
等価インダクタ回路Ｌ２と異なる点は、容量Ｃ２に直列
接続される抵抗Ｒ４を備えた点である。すなわち、容量
Ｃ２のＯＴＡと接続されていない側が抵抗Ｒ４を介して
接地される。 【００２４】次に、これら本発明に係るフィルタ回路に
用いられる等価インダクタ回路のインピーダンス特性に
ついて説明する。一例として、Ｃ1＝３．７[pF]、ｇｍ
＝１６５[μS]、抵抗Ｒ３の抵抗値Ｒ3＝２．６[kΩ]で
ある等価インダクタ回路Ｌ１’のインピーダンス特性を
図９のスミスチャートに示す。 【００２５】等価インダクタ回路Ｌ１’のインピーダン
スの虚部は、入力信号の周波数が高くなるのに応じて大
きくなる。入力信号の周波数にかかわらず等価インダク
タ回路Ｌ１’のインピーダンスの虚部が正の値であるの
で、等価インダクタ回路Ｌ１’はインダクタとして機能
する。 【００２６】一方、等価インダクタ回路Ｌ１’のインピ
ーダンスの実部は、入力信号の周波数が高くなるのに応
じて小さくなる。しかしながら、従来の等価インダクタ
回路と異なり、等価インダクタ回路Ｌ１’のインピーダ
ンスの実部が負の値になることはない。すなわち、等価
インダクタ回路Ｌ１’のインピーダンスが負性抵抗成分
を有することはない。等価インダクタ回路Ｌ２’のイン
ピーダンス特性も等価インダクタ回路Ｌ１’のインピー
ダンス特性と同様である。 【００２７】したがって、等価インダクタ回路において
容量に直列接続される抵抗を備えることによって、入力
信号の周波数が高くなっても発振が起こらないようにす
ることができる。 【００２８】なお、本実施形態では等価インダクタ回路
において容量のＯＴＡと接続されていない側に抵抗を直
列接続したが、容量のＯＴＡと接続される側に抵抗を直
列接続しても同様の効果を得ることができる。この場
合、容量は直接ＯＴＡに接続されるのではなく、抵抗を
介してＯＴＡに接続されることになる。また、入力信号
の周波数が高くなっても発振が起こらないようにするた
めには、容量と直列接続される抵抗の抵抗値を概ね数百
Ω〜数ｋΩの範囲で設定すればよい。そして、ＯＴＡの
コンダクタンス値が小さいほど、容量と直列接続される
抵抗の抵抗値は小さくてすむ。 【００２９】次に本発明に係るフィルタ回路の一実施形
態であるバンドパスフィルタ回路について、図１を参照
して説明する。なお、図１５と同一の部分には同一の符
号を付し説明を省略する。 【００３０】入力端子７は等価インダクタ回路Ｌ３’の
一端に接続される。等価インダクタ回路Ｌ３’の他端は
コンデンサＣ３の一端に接続される。コンデンサＣ３の
他端は、コンデンサＣ４の一端、等価インダクタ回路Ｌ
４’、及び等価インダクタ回路Ｌ５’の一端に接続され
る。そして、コンデンサＣ４の他端は接地され、等価イ
ンダクタ回路Ｌ５’の他端はコンデンサＣ５の一端に接
続される。 【００３１】コンデンサＣ５の他端は、コンデンサＣ６
の一端、等価インダクタ回路Ｌ６’、等価抵抗回路Ｒ
２、及び出力端子８に接続される。そして、コンデンサ
Ｃ６の他端は接地される。 【００３２】なお、等価インダクタ回路Ｌ３’及びＬ
５’は図８に示した等価インダクタ回路Ｌ２’と同一の
構成であり、等価インダクタ回路Ｌ４’及びＬ６’は図
７に示した等価インダクタ回路Ｌ１’と同一の構成であ
る。 【００３３】図１のｆC＝２ＭＨｚになるように各定数
を設定した場合、このバンドパスフィルタ回路の利得特
性は図２のようになる。図２から明らかなように従来の
バンドパスフィルタ回路の利得特性曲線では存在した下
限カットオフ周波数ｆC1近傍及び上限カットオフ周波数
ｆC2近傍におけるピークがなく、通過周波数帯域全域で
ほぼ０ｄＢであり、良好な利得特性になる。これは、図
１のバンドパスフィルタ回路が備える等価インダクタ回
路のインピーダンス特性に起因するものである。すなわ
ち、図９で説明したように等価インダクタ回路Ｌ３’〜
Ｌ６’のインピーダンスが９００ｋＨｚ以上の周波数帯
域において負性抵抗成分を有していないためである。 【００３４】次に、図１のバンドパスフィルタ回路を用
いた本発明に係る無調整バンドパスフィルタ回路につい
て説明する。本発明に係る無調整バンドパスフィルタ回
路の回路ブロック図を図３に示す。 【００３５】端子９に入力された入力信号は、バンドパ
スフィルタ回路１１によって不要な周波数成分が除去さ
れて出力信号となり、出力端子１２から送出される。 【００３６】バンドパスフィルタ回路１１は図１のバン
ドパスフィルタ回路を用いており、通過帯域の中心周波
数は２ＭＨｚである。 【００３７】バンドパスフィルタ回路１１の中心周波数
は、製造バラツキによって設計値通りにならない。この
ため、無調整フィルタ回路は、バンドパスフィルタ回路
１１の中心周波数を自動的に設定値通りにするための位
相制御ループ部１３を備えている。以下、位相制御ルー
プ部１３について説明する。 【００３８】基準クロック源１４は所定の周波数（例え
ば１３ＭＨｚ）のクロック信号Ｓ１を分周回路１５に送
出する。分周回路１５はクロック信号Ｓ１を１／Ｎ分周
（Ｎは自然数、例えば１２）し、その分周信号Ｓ２（例
えば周波数１．０８３３ＭＨｚ）を位相比較回路１６及
びローパスフィルタ回路１７に送出する。 【００３９】ローパスフィルタ回路１７は、カットオフ
周波数ｆCが分周信号Ｓ２の周波数と一致するように回
路定数の設定がなされている。ローパスフィルタ回路１
７は分周信号Ｓ２に対して９０度位相の遅れた信号Ｓ３
を位相比較回路１６に送出する。 【００４０】位相比較回路１６は、分周信号Ｓ２と信号
Ｓ３との位相を比較する。分周信号Ｓ２に対する信号Ｓ
３の位相遅れが９０度であれば、信号を出力しない。分
周信号Ｓ２に対する信号Ｓ３の位相遅れが９０度より大
きければ、正のパルス電圧信号を出力する。分周信号Ｓ
２に対する信号Ｓ３の位相遅れが９０度より小さけれ
ば、負のパルス電圧信号を出力する。 【００４１】チャージポンプ回路１８は位相比較回路１
６から送出されたパルス電圧信号を電流信号に変換し
て、その電流信号をループフィルタ１９に送出する。ル
ープフィルタ１９はチャージポンプ回路１８から出力さ
れる電流信号をＤＣ値の電圧信号に変換して制御電圧生
成回路２０に出力する。 【００４２】制御電圧生成回路２０は、ループフィルタ
１９から送出されるＤＣ値の電圧信号に応じた制御電圧
ＶBIASを生成し、ローパスフィルタ回路１７及びバンド
パスフィルタ回路１１内のＯＴＡが備える電流源の電流
値をその制御電圧ＶBIASによって制御する。 【００４３】ローパスフィルタ回路１７及びバンドパス
フィルタ回路１１内のＯＴＡが備える電流源の電流値を
制御することで、ローパスフィルタ回路１７及びバンド
パスフィルタ回路１１内のＯＴＡのコンダクタンス値を
制御し、ローパスフィルタ回路１７及びバンドパスフィ
ルタ回路１１のカットオフ周波数を制御する。これによ
って、ローパスフィルタ回路１７のカットオフ周波数を
分周信号Ｓ２の周波数と一致させることができる。この
とき、ローパスフィルタ回路１７とバンドパスフィルタ
回路１１とが同じ製造バラツキであればバンドパスフィ
ルタ回路１１の中心周波数が設定値（２ＭＨｚ）通りに
なる。 【００４４】制御電圧生成回路２０の一実施形態を図４
に示す。定電圧ＶCCが供給される端子が可変電流源３３
を介してＮＰＮ型トランジスタＱ９のコレクタに接続さ
れる。トランジスタＱ９のエミッタは接地される。ま
た、トランジスタＱ９のコレクタ−ベース間は共通接続
される。ループフィルタ１９から送出されるＤＣ値の電
圧信号によって可変電流源３３の出力電流値が変化し、
それに応じてトランジスタＱ９のベース電圧である制御
電圧ＶBIASが変化する。トランジスタＱ９のベースはＯ
ＴＡの電流源であるＮＰＮ型トランジスタＱ７及びＱ８
（図１０参照）のベースに接続され、カレントミラー回
路を形成する。したがって、制御電圧ＶBI ASによってト
ランジスタＱ７及びＱ８にも可変電流源３３の出力電流
と同じ値の電流を流すことができる。 【００４５】バンドパスフィルタ回路１１には上述した
ように図１のバンドパスフィルタ回路を用いている。そ
して、ローパスフィルタ回路１７には図５に示すローパ
スフィルタ回路を用いている。 【００４６】ここで、図５のローパスフィルタ回路の構
成について説明する。入力端子２１は等価インダクタ回
路Ｌ７’の一端に接続される。等価インダクタ回路Ｌ
７’の他端はコンデンサＣ７の一端、等価抵抗回路Ｒ
５、及び出力端子２２に接続される。そして、コンデン
サＣ７の他端は接地される。なお、等価インダクタ回路
Ｌ７’は図８に示した等価インダクタ回路Ｌ２’と同一
の構成である。 【００４７】したがって、Ｑのダンピング用抵抗（Ｒ
４）が入ることになるのでバンドパスフィルタ回路１
１、ローパスフィルタ回路１７ともに、利得特性が良好
である。これにより、設計値（２ＭＨｚ）に対するバン
ドパスフィルタ回路１１の中心周波数の誤差を小さくす
ることができる。 【００４８】ところで、入力側にフローティング抵抗の
等価抵抗回路を有するフィルタ回路では、その等価抵抗
回路における利得の減衰を小さくするために、その等価
抵抗回路内のＯＴＡのコンダクタンス値を大きくしてい
る。一方、等価インダクタ回路ではＯＴＡのコンダクタ
ンス値を大きくすると、インダクタ値を大きくすること
が困難であるので、コンダクタンス値の小さいＯＴＡを
用いている。すなわち、フィルタ回路内のＯＴＡのコン
ダクタンス値が統一されていなかった。このため、コン
ダクタンス値の製造バラツキがまちまちになり、製造バ
ラツキによるカットオフ周波数の誤差が大きくなってい
た。 【００４９】そこで、バンドパスフィルタ回路１１を入
力側に設けるフローティング抵抗の等価抵抗回路の抵抗
値がゼロとみなせる構成のフィルタ回路とし、バンドパ
スフィルタ回路１１及びローパスフィルタ回路１７内の
ＯＴＡ全てについてコンダクタンス値を同一にすること
が好ましい。バンドパスフィルタ回路１１及びローパス
フィルタ回路１７内のＯＴＡ全てについてコンダクタン
ス値を同一にすることによって、設定値（２ＭＨｚ）に
対するバンドパスフィルタ回路１１の中心周波数の誤差
を一層小さくすることができる。 【００５０】なお、図３の無調整フィルタ回路のみなら
ず、図１のバンドパスフィルタ回路でも全てのＯＴＡの
コンダクタンス値を同一にすることによって、設定値
（２ＭＨｚ）に対する中心周波数の誤差を小さくするこ
とができる。 【００５１】また、バンドパスフィルタ回路１１及びロ
ーパスフィルタ回路１７内の各々の容量はそれぞれ用い
るキャパシタンス値が異なるため、そのキャパシタンス
値の製造バラツキの要因となってしまい、設定値（２Ｍ
Ｈｚ）に対するバンドパスフィルタ回路１１の中心周波
数の誤差が大きくなる一因になっていた。 【００５２】そこで、バンドパスフィルタ回路１１及び
ローパスフィルタ回路１７内の各々の容量を複数の単位
容量の直列回路及び／又は並列回路の組み合わせによっ
て構成することが好ましい。なお、単位容量とは、静電
容量が所定値（例えば１[pF]）の容量のことである。 【００５３】容量の静電容量設計値と複数の単位容量の
合成静電容量値との誤差が少なく、レイアウト面積が小
さく、単位容量の静電容量値の製造バラツキが小さくな
るように、単位容量の静電容量値及び回路の組み合わせ
を最適化するとよい。これにより、設定値（２ＭＨｚ）
に対するバンドパスフィルタ回路１１の中心周波数の誤
差を一層小さくすることができる。 【００５４】なお、図３の無調整フィルタ回路のみなら
ず、図１のバンドパスフィルタ回路でも各々の容量を複
数の単位容量の直列回路及び／又は並列回路の組み合わ
せによって構成することによって、設定値（２ＭＨｚ）
に対する中心周波数の誤差を小さくすることができる。 【００５５】次に、ＯＴＡの一実施形態について図１０
を参照して説明する。定電圧ＶCCが印加される端子にＰ
ＭＯＳトランジスタ（ＭＯＳＦＥＴ；Metal-Oxide-Semi
conductor Field-Effect Transistor）Ｑ１のソース
と、ＰＭＯＳトランジスタＱ２のソースとが接続され
る。ＰＭＯＳトランジスタＱ１のゲートとＰＭＯＳトラ
ンジスタＱ２のゲートとは共通接続される。また、ＰＭ
ＯＳトランジスタＱ１のゲート−ドレイン間は共通接続
される。 【００５６】ＰＭＯＳトランジスタＱ１のドレインが、
ＮＭＯＳトランジスタＱ３のドレイン及びＮＭＯＳトラ
ンジスタＱ５のドレインに接続される。また、ＰＭＯＳ
トランジスタＱ２のドレインが、出力電流ＩOUTが送出
される端子、ＮＭＯＳトランジスタＱ４のドレイン及び
ＮＭＯＳトランジスタＱ６のドレインに接続される。 【００５７】入力電圧ＶIN+が入力される端子が、ＮＭ
ＯＳトランジスタＱ３のゲート及びＮＭＯＳトランジス
タＱ５のゲートに接続される。また、入力電圧ＶIN-が
入力される端子が、ＮＭＯＳトランジスタＱ４のゲート
及びＮＭＯＳトランジスタＱ６のゲートに接続される。 【００５８】ＮＭＯＳトランジスタＱ３のソースとＮＭ
ＯＳトランジスタＱ４のソースとが共通接続され、ＮＰ
Ｎ型トランジスタＱ７のコレクタに接続される。また、
ＮＭＯＳトランジスタＱ５のソースとＮＭＯＳトランジ
スタＱ６のソースとが共通接続され、ＮＰＮ型トランジ
スタＱ８のコレクタに接続される。 【００５９】トランジスタＱ７のエミッタが抵抗Ｒ７を
介して接地され、トランジスタＱ８のエミッタが抵抗Ｒ
８を介して接地される。 【００６０】そして、ＮＭＯＳトランジスタＱ３のゲー
ト幅をゲート長で除算した値とＮＭＯＳトランジスタＱ
４のゲート幅をゲート長で除算した値との比が１：Ｋで
あり、ＮＭＯＳトランジスタＱ５のゲート幅をゲート長
で除算した値とＮＭＯＳトランジスタＱ６のゲート幅を
ゲート長で除算した値との比がＫ：１である。 【００６１】このような構成のＯＴＡの入出力特性につ
いて説明する。出力電流ＩOUTは（４）式で表される。
ただし、ＩD3、ＩD4、ＩD5、ＩD6はそれぞれＮＭＯＳト
ランジスタＱ３、Ｑ４、Ｑ５、Ｑ６のドレイン電流であ
る。 ＩOUT＝（ＩD3＋ＩD5）−（ＩD4＋ＩD6） ＩOUT＝（ＩD3−ＩD4）＋（ＩD5−ＩD6）…（４） 【００６２】（４）式より、ＮＭＯＳトランジスタＱ３
〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジ
スタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイ
ン電流の関係が線形であれば、Ｋ＝１にすると入力電圧
（ＶIN+−ＶIN-）にかかわらずＯＴＡのコンダクタンス
値ｇｍが一定になる。 【００６３】しかしながら、ＮＭＯＳトランジスタＱ３
〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジ
スタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイ
ン電流の関係は線形ではなく、２次則に従う。 【００６４】このため、入力電圧（ＶIN+−ＶIN-）に対
する出力電流ＩOUTの関係が線形になるようにＫの値を
設定する必要がある。そして、Ｋ＝１０にすると、入力
電圧（ＶIN+−ＶIN-）の広い範囲（例えばピーク・ツー
・ピーク値で１μＶ〜１Ｖ）で、入力電圧（ＶIN+−Ｖ
IN-）に対する出力電流ＩOUTの関係を線形にすることが
できる。すなわち、Ｋ＝１０にすることによって、ＯＴ
Ａのダイナミックレンジを大きくすることができる。 【００６５】上述した無調整バンドパスフィルタ回路
は、例えば受信装置などに用いられる。この受信装置の
構成について図６を参照して説明する。 【００６６】アンテナ２３によって受信された高周波信
号がバンドパスフィルタ回路２４に入力され、バンドパ
スフィルタ回路２４によって不要な周波数成分が除去さ
れる。そして、不要な周波成分が除去された高周波信号
がローノイズアンプ２５に入力され、ローノイズアンプ
２５で増幅されたのち、ミキサ２６で発振器２７から送
出される局部発振信号とミキシングされ、ＩＦ信号にダ
ウンコンバートされる。このＩＦ信号は、バンドパスフ
ィルタ回路２８によって不要な周波数成分が除去され、
増幅器２９で増幅されたのち復調回路３０に送られ、復
調回路３０で受信信号に復調される。Ａ／Ｄ変換回路３
１はアナログ信号である受信信号をディジタル信号に変
換して出力端子３２に送出する。 【００６７】バンドパスフィルタ回路２８を上述した本
発明に係る無調整バンドパスフィルタ回路にすること
で、出力端子３２に送出されるディジタル信号のデータ
誤り率を低減することができる。 【００６８】 【発明の効果】本発明によると、フィルタ回路が、容量
と、複数の演算トランスコンダクタンス増幅器で構成さ
れ前記容量を負荷とするジャイレータと、前記容量に直
列接続される抵抗と、を有する等価インダクタ回路を備
えるので、等価インダクタ回路のインピーダンスが負性
抵抗成分を有することがなくなる。これにより、フィル
タ回路の利得特性曲線においてカットオフ周波数近傍で
のピークがなくなり、フィルタ回路の利得特性が良好に
なる。 【００６９】また、本発明によると、無調整フィルタ回
路が備える第１のフィルタ回路及び第２のフィルタ回路
が、容量に直列接続される抵抗を有する等価インダクタ
回路を用いるフィルタ回路であるので、無調整フィルタ
回路が備える第１のフィルタ回路及び第２のフィルタ回
路はともに利得特性が良好になる。これにより、設計値
に対する第２のフィルタ回路のカットオフ周波数の誤差
を小さくすることができる。 【００７０】また、本発明によると、前記複数の演算ト
ランスコンダクタンス増幅器のコンダクタンス値を全て
同一にしているので、演算トランスコンダクタンス増幅
器間においてコンダクタンス値の製造バラツキの差が小
さくなる。これにより、製造バラツキによるカットオフ
周波数の誤差を小さくすることができる。 【００７１】また、本発明によると、全ての容量を複数
の単位容量の直列回路及び／又は並列回路によって構成
しているので、容量間において静電容量値の製造バラツ
キの差が小さくなる。これにより、製造バラツキによる
カットオフ周波数の誤差を小さくすることができる。 【００７２】また、本発明によると、演算トランスコン
ダクタンス増幅器が備える２個の差動対それぞれが、ゲ
ート幅をゲート長で除算した値の比が１：１０である２
個のＭＯＳトランジスタによって構成されるので、演算
トランスコンダクタンス増幅器のダイナミックレンジを
大きくすることができる。したがって、この演算トラン
スコンダクタンス増幅器を有する等価インダクタ回路を
用いるフィルタ回路のダイナミックレンジを大きくする
ことができる。
【図面の簡単な説明】
【図１】 本発明に係るバンドパスフィルタ回路の
構成図である。 【図２】 図１のバンドパスフィルタ回路の利得特
性を示す図である。 【図３】 本発明に係る無調整バンドパスフィルタ
回路の回路ブロック図である。 【図４】 図３の無調整バンドパスフィルタ回路が
備える制御電圧生成回路の構成図である。 【図５】 図３の無調整バンドパスフィルタ回路が
備えるローパスフィルタ回路の構成図である。 【図６】 受信装置の回路ブロック図である。 【図７】 図１のバンドパスフィルタ回路が用いる
等価インダクタ回路の構成図である。 【図８】 図１のバンドパスフィルタ回路が用いる
他の等価インダクタ回路の構成図である。 【図９】 図７の等価インダクタ回路のインピーダ
ンス特性を示すスミスチャート図である。 【図１０】 図８および図９の等価インダクタ回路
が備えるＯＴＡの構成図である。 【図１１】 従来の等価インダクタ回路の構成図で
ある。 【図１２】 従来の他の等価インダクタ回路の構成
図である。 【図１３】 図１１の等価インダクタ回路のインピ
ーダンス特性を示すスミスチャート図である。 【図１４】 等価抵抗回路の構成図である。 【図１５】 従来のバンドパスフィルタ回路の構成
図である。 【図１６】 図１５のバンドパスフィルタ回路の利
得特性を示す図である。 【符号の説明】 １〜５ ＯＴＡ １１ バンドパスフィルタ回路 １７ ローパスフィルタ回路 ２０ 制御電圧生成回路 Ｃ１、Ｃ２ 容量 Ｌ１’〜Ｌ７’ 等価インダクタ回路 Ｑ３〜Ｑ６ ＮＭＯＳトランジスタ（ＭＯＳＦＥＴ） Ｒ３、Ｒ４ 抵抗
構成図である。 【図２】 図１のバンドパスフィルタ回路の利得特
性を示す図である。 【図３】 本発明に係る無調整バンドパスフィルタ
回路の回路ブロック図である。 【図４】 図３の無調整バンドパスフィルタ回路が
備える制御電圧生成回路の構成図である。 【図５】 図３の無調整バンドパスフィルタ回路が
備えるローパスフィルタ回路の構成図である。 【図６】 受信装置の回路ブロック図である。 【図７】 図１のバンドパスフィルタ回路が用いる
等価インダクタ回路の構成図である。 【図８】 図１のバンドパスフィルタ回路が用いる
他の等価インダクタ回路の構成図である。 【図９】 図７の等価インダクタ回路のインピーダ
ンス特性を示すスミスチャート図である。 【図１０】 図８および図９の等価インダクタ回路
が備えるＯＴＡの構成図である。 【図１１】 従来の等価インダクタ回路の構成図で
ある。 【図１２】 従来の他の等価インダクタ回路の構成
図である。 【図１３】 図１１の等価インダクタ回路のインピ
ーダンス特性を示すスミスチャート図である。 【図１４】 等価抵抗回路の構成図である。 【図１５】 従来のバンドパスフィルタ回路の構成
図である。 【図１６】 図１５のバンドパスフィルタ回路の利
得特性を示す図である。 【符号の説明】 １〜５ ＯＴＡ １１ バンドパスフィルタ回路 １７ ローパスフィルタ回路 ２０ 制御電圧生成回路 Ｃ１、Ｃ２ 容量 Ｌ１’〜Ｌ７’ 等価インダクタ回路 Ｑ３〜Ｑ６ ＮＭＯＳトランジスタ（ＭＯＳＦＥＴ） Ｒ３、Ｒ４ 抵抗
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Ｆターム(参考） 5J098 AA03 AA11 AA14 AB02 AB13
AB33 AD01 CA02 CA04 CA05
GA04
Claims (1)
- 【特許請求の範囲】 【請求項１】容量と、複数の演算トランスコンダクタン
ス増幅器で構成され前記容量を負荷とするジャイレータ
と、前記容量に直列接続される抵抗と、を有する等価イ
ンダクタ回路を備えることを特徴とするフィルタ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001326383A JP3885874B2 (ja) | 2001-10-24 | 2001-10-24 | 等価インダクタ回路を用いたフィルタ回路 |
| US10/277,870 US7203474B2 (en) | 2001-10-24 | 2002-10-23 | Receiver system |
| US11/488,768 US7308241B2 (en) | 2001-10-24 | 2006-07-19 | Receiver system |
| US11/979,801 US20080207155A1 (en) | 2001-10-24 | 2007-11-08 | Receiver system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001326383A JP3885874B2 (ja) | 2001-10-24 | 2001-10-24 | 等価インダクタ回路を用いたフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133905A true JP2003133905A (ja) | 2003-05-09 |
| JP3885874B2 JP3885874B2 (ja) | 2007-02-28 |
Family
ID=19142773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001326383A Expired - Fee Related JP3885874B2 (ja) | 2001-10-24 | 2001-10-24 | 等価インダクタ回路を用いたフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3885874B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005528836A (ja) * | 2002-06-03 | 2005-09-22 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 増幅回路、ジャイレータ回路、信号を増幅するためのフィルタ・デバイス及び方法 |
| JP2007251943A (ja) * | 2006-03-14 | 2007-09-27 | Princeton Technology Corp | 帯域通過フィルターを内蔵した周波数偏移復調器、周波数変調復調器及び関連方法 |
-
2001
- 2001-10-24 JP JP2001326383A patent/JP3885874B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005528836A (ja) * | 2002-06-03 | 2005-09-22 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 増幅回路、ジャイレータ回路、信号を増幅するためのフィルタ・デバイス及び方法 |
| JP2007251943A (ja) * | 2006-03-14 | 2007-09-27 | Princeton Technology Corp | 帯域通過フィルターを内蔵した周波数偏移復調器、周波数変調復調器及び関連方法 |
| JP4584945B2 (ja) * | 2006-03-14 | 2010-11-24 | 普誠科技股▲ふん▼有限公司 | 帯域通過フィルターを内蔵した周波数偏移復調器、周波数変調復調器及び関連方法 |
| US7860192B2 (en) | 2006-03-14 | 2010-12-28 | Princeton Technology Corporation | FSK demodulator, FM demodulator, and related method with a build-in band-pass filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3885874B2 (ja) | 2007-02-28 |
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