JPH02142179A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合バイポーラトランジスタと電界効
果トランジスタとを同一基板内に形成する半導体集積回
路に関する。

〔従来の技術〕

化合物半導体を用いたヘテロ接合バイポーラトランジス
タ（ＨＢＴ）は超高速論理デバイスとして優れた特長を
有しているが、集積回路を構成する際の設計の自由度が
小さいという欠点がある。

一方、電界効果トランジスタ（ＦＥＴ）は設計の自由度
が大きく集積回路として柔軟な設計ができるという利点
がある。

そこで１両者を１つの基板上に形成する為の従来技術と
しては、特開昭６１−１９０１５２号に記載のようにＳ
ｉバイポーラトランジスタの横にＧ　ａ　Ａ　ｓバラフ
ッ層を設け、該Ｇ　ａ　Ａ　ｓバラフッ層の上にＦＥＴ
を設ける構造や、特開昭６０−１２０５５１号に記載の
ように、半絶縁性ＧａＡｓ基板の上にｎ層。

ｐ層、ｎ層を順に積むことで、ｘｉ　ｐ　ｎ接合のバイ
ポーラトランジスタを形成する一方、最上層のｎ層をチ
ャネルとした電界効果トランジスタを形成する構造が提
案されていた。

〔発明が解決しようとするｒｓ題〕

バイポーラとＦＥＴを同一基板に形成する構造として、
上記従来技術の前押のデバイス構造は。

Ｓｉバイポーラしか作れずＨＢＴができない。

後者のデバイス構造では、ＨＢＴとＦＥＴを同時に形成
することができる反面、そのまま実用化するには以下の
様な欠点がある。

（１）ＦＥＴ側のチャネルの下に高濃度のｐ層があるの
で、ｐｎ接合が大きな寄生容量となってＦＥＴの高速動
作を妨げる。

（２）この構造では、ＦＥＴ側のｐ層の電位が浮遊して
おり、素子間の電気的干渉の為に複数個のＦＥＴを安定
に動作させることができない。

（３）ＦＥＴ側のチャネルの濃度と深さが固定なので、
ゲート電極が同じならば同じ閾値電圧をもったＦＥＴＬ
か作れない。

（４）ＨＢＴをエミッタ・トップの構造とした場合はコ
レクタを下地としてベース・エミッタを積むのでコレク
タ・ベース間の接合面積が大きいのでコレクタ接合容量
が大きく、ＨＢ　Ｔの高速化の妨げとなる。一方、コレ
クタ・トップの構造とした場合は、ベース接地の回路で
はエミッタにマイナス側の電位がかかるので、Ｆ　Ｅ　
Ｔ側にバンクゲート効果、或いはサイドゲート効果のよ
うな電気的干渉現象を及ぼし、Ｆ”　Ｅ　Ｔ側で安定な
！Ｅ１１作ができなくなる。

（５）もし、ＦＥＴ側の１つのｐ層の上に複数個の素子
をｎ）ｆ！を用いて形成した場合、基板を接地した状態
で２つの素子に異なるプラスの電圧を印加すれば、寄生
的にエミッタ接地のｎｐｎトランジスタと等価＠路がで
き上がってしまう。

従って、１つのｐ層の上には１つの素子しか形成できず
、回路の高集積化を制限する。

〔課題を解決するための手段〕

上記従来技術の後者は、前述のように４つの問題点があ
り、このままでは実用的な集積ｌ路の作製が難かしい。

特に、ＨＢＴのベース部分の半導体層はＦ　Ｅ　Ｔや抵
抗素子の部分では素子間の電気的干渉を惹き起こし、柔
軟性のある回路の構成を困難にする。

そこで、本発明は前述の５つの問題点に対して以下の様
な対策を施した。

（１）ＦＥＴの寄生容量を減らす為、チャネル下をアン
ドープ層とする。アンドープ層の下は高濃度の２層なの
で、プロセス工程中に拡散が生じるかもしれないが基本
的にチャネルの下は空乏化しているのでＦ　Ｅ　Ｔのゲ
ート容量は低減する。

この時、ＨＢ　Ｔ側ではベース層の上にアンドープ層が
くることになるのでＩＩ　−Ｐ　−ｉ　−ｎ接合となり
、必然的にコレクタ・トップの構造となる。ベースとコ
レクタ間は元来空乏層となっているのでアンドープ層を
もってきても影響は少ない。但し、コレクタ直列抵抗を
下げる為に、イオン打込みによってアンドープ層の上部
をｎ層とすることも可能である。

（２）ＦＥＴ側のチャネル下のｐ層の電位が浮遊してい
るので、素子間の１１気的干渉を惹き起こすという問題
は、ＦＥＴ側のｐ層に電極を設け。

電位を固定することで解決できる。

（３）ＦＥＴ側のｐ層の上をアンドープ層として、この
アンドープ層にイオン打込みを行うことでＦＥＴのチャ
ネルを形成すれば、イオン打込みのドープ址を変えるだ
けで異なる閾値電圧をもつＦＥＴが作製でき、設計の自
由度が大きくなる。

（４）ＦＥＴ側のチャネルの下はアンドープ層とし、し
かもアンドープ層の下の２層の電位を固定すれば、ＨＢ
　Ｔ側からＦＥＴ側への電気的干渉は問題とならない。

この為、前述の問題点の（５）として挙げた寄生的なエ
ミッタ接地トランジスタの生成もなくなり、１つの２層
上に複数個の素子を形成することが可能となる。

〔作用〕

ＦＥＴ側の２層の電位を固定することで、　ｌＩＢ’ｒ
とＦＥＴの混在した回路において相互の電気的干渉を妨
ぐことかできる。

又、２層の上をアンドープ層とすることで。

ＦＥＴ側ではチャネルの形成条件の自由度が高くなり、
又、必要に応じてｎ′層やｎ層層もイオン打込みで形成
できるようになった。ＨＢＴ側では、ベース・コレクタ
間の接合容址を減らすことが可能となった。又、アンド
ープ層にイオン打込みでｎ層を形成でき、そのドーズ量
もＦＥＴ側からの制約を受けずに自由に設定できる。

２層の上をアンドープ層としたことの、もう１つの利点
はイオン打込みで抵抗素子を形成する際にドーズ盪を変
えることで設計の自由度が大きくなり、基本的にマイナ
ス側へも電圧をかけられることである。

〔実施例〕

第１図に本発明の１実施例として、ＧａＡｓＭＥＳＦＥ
丁（メタル　セミコンダクタ　フィールドエフェクト　
トランジスタ：にａｔａｌ　Ｓｅ＋＋＋ｊｃｏｎｄｖｃ
ｔｏｒＦｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏ
ｒ）とＧ　ａ　Ａ　ｓ　／Ａｆ１．ＧａＡｓ系のＨＢＴ
　（ヘテロ　バイポーラ　トランジスタ＋１ｅｔａｒｏ
　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）とを同一基
板」二に形成した場合について示す。

）（Ｂ　Ｔ　’ａ−ＩｎＧａＡｓ　／　Ａ　Ｑ　ＧａＡ
ｓ系で構成することも可能である。

最初にＨＢＴの作製プロセスについて説明する。

半導体基板上の上に、エミッタ領域へのオーミック層と
して高濃度のｎ層　−ＧａＡｓ２を成長させ、この上に
エミッタとして禁制帯幅の大きい【ｌ＋−Ａ　Ｑ　Ｇａ
Ａｓ３を成長させる。ｎ、＋　−ＧａＡｓ２とｎ層−Ａ
　Ｑ　ＧａＡｓ３の間をグレーデツド層とすることも可
能である。　ｎ　＋　−Ａ　Ｑ　ＧａＡｓ３の上にベー
スとなるｐ　＋−〇　ａ　Ａ　ｓ　４を成長させ、この
上にアンドープのＧａＡｓ５を成長させる。直列抵抗を
下げる為に、アンドープＮ５にイオン打込みによって１
７層８を設けることも可能である。

アンドープＧａＡｓ５の上に、コレクタ側のオーミック
領域としてｎ層−ＱａＡｓ、又はｒ１＋−Ｇｅ６を成長
させて電１４９，１０．１１を設けることでＨＢＴは完
成する。コレクタは高ｆｉＪｆのｎ十層６からアンドー
プ層５へのプロセス工程中の拡散で形成される。

次にＦＥＴの作製プロセスについて説明する。

前述のアンドープＧ　ａ　Ａ　ｓ　５にイオン打込みに
よってチャネル７を形成し、ゲート電極１２を形成後、
ソース・ドレインとしてｎ層　−ＧａＡｓ、又は、ｎ層
−Ｇｅ６を成長させ、電ＷＡ１３を形成することでＧ　
ａ　Ａ　ｓ　ＭＥＳＦＥＴが完成する。

ソース・ゲート間の寄生抵抗を減らす為、イオン打込み
でｎ’１８を設けることも可能である。

２層には電極１５を設けて電位を固定する。

全体のプロセスとしては、アンドープ層５までを最初に
結晶成長によって作製した後、エツチングによってＦＥ
Ｔ側とＨＢＴ側とを分離し、ＦＥＴ側のチャネル７を形
成後、ゲート電極１２を形成して、ｎ十層６を選択エピ
タキシャル成長で形成する。この時、ｎ十層６の成長工
程とチャネル７゜１７層８のアニール工程とを兼用させ
ることも可能である。最後に電極９，１０，１１．１２
゜１３．１５を同時に形成して配線工程を行うことで本
発明による集積回路ができる。

第２図に本発明の他の実施例として、ＨＢＴと阿ｌ５Ｆ
ＥＴ　　（Ｍｅｔａｌ　　Ｉｎ５ｕｌａｔｏｒ　　Ｓｅ
ｍ１ｃｏｎｄｖｃｔｏｒ　　ＦｉｅｌｄＥｆｆｅｃｔ　
Ｔｒａｎｓｉｓｔｏｒ）とを同一基板上に形成する場合
について示す。

ＨＢＴ側のプロセスは第１図と同じである。

ＦＥＴ側のプロセスは、前述のアンドープ層５の上にア
ンドープのＡ　（ｌ　ＧａＡｓ又は絶縁体１４を形成し
、その上にゲート１２を形成する。

イオン打込層１６は、ｎチャネルであればｎ型に、ｐチ
ャネルであればｎ型となるようにする。

ソース、又はドレイン１７は、ｎチャネルであればｎ中
層に、ｐチャネルであればＰ中層を選択エピタキシャル
成長によって形成するゆ後は、電極９，１０，１１，１
２，１３．１５を形成して、配線工程に入る。

電極１５は、ｐ＋　−Ｑ　ａ　Ａ　Ｓ　４の上でなく、
ｎ層−ＧａＡｓ２、又はｎ　＋　−Ａ　ｎ　ＧａＡｓ３
の出番コ設けることも可能である。

第３図に本発明の他の実施例として、第１図で示したＨ
ＢＴとＭＥＳＦＥＴの混合回路において％ＦＥＴ側のチ
ャネル７をイオン打込みではなく、エピタキシャル成長
で形成する場合について示す。

この場合、１つの閾値電圧をもつＦＥＴＬ、かできない
という欠点はあるが、プロセス工程は第１図の場合より
簡単になる。

半導体基板１上に、ｎ層　−ＧａＡｓ６までを成長させ
た後、各層を順次エツチングしてＨＢＴとＭＥＳＦＥＴ
を形成して、電極を被着し、配線を行なって集積回路を
作製する。

ｎ中層６のエツチングの際、ＦＥＴのチャネル７までが
オーバーエッチされてしまうのを防ぐ為に、チャネル７
をｎ−ＡＱＧａＡｓとすることも可能である。

第４図はＧ　ａ　Ａ　ｓ　ＭＥＳＦＥＴをショットキー
バリアダイオードとして用いた場合について示す。同図
（ａ）はデバイスの断面図、同図（ｂ）は回路図である
。

この配線によってショットキーバリアダイオードつきト
ランジスタが同じプロセス工程でできることは、ｐＭの
上にアンドープ層をもつ本発明の大きな利点である。ア
ンドープ層のない従来の方法では、ｐ　−ｎ接合の逆方
向電流が流れる為に良好なショットキーバリアダイオー
ドはできず、別途のプロセス工程が必要となる。

第５図は、ＦＥＴのゲートを省いて抵抗素子として用い
た場合の１例について示す。図の様に、ゲートを省くこ
とでインバーターを構成できることは、２層の上をアン
ドープ層とし、かつ、２層の電位を固定させ、チャネル
を形成する為のドープｍを自由に設定できるという本発
明の利点である。

〔発明の効果〕

本発明によれば、２層の上をアンドープ層としたことで
、従来技術に対し、ＨＢＴ側ではコレクタ接合容量を低
減でき、かつアンドープ層にイオン打込みでｎ層を形成
でき、ドーズ社はｌ？Ｅ　′Ｆのチャネルによって制限
されないという利真が得られる。

）”　Ｅ　Ｔ側では、チャネルの下の寄生容量が減って
高速動作が可能となり、ドーズｔの設定によって異なる
１ｉ値電圧をもっＦＥＴが作製でき、アンドープ層中に
複数の素子を作製できるので集積度が高まり、且つ素子
間の配線も容易である。

又、ｐｎ接合を使っていない為、ショットキーダイオー
ドとして使え、且つ、チャネルのドーズ奮を自由に設定
できるので、ゲートを省くことで抵体素子としても使え
る。

又、本発明ではＦＥＴ側の２層の電位を固定しているの
で、ＦＥＴの動作特性を安定させることができる。

本発明によって、ＨＢＴ、ＦＥＴ、ダイオード。

抵抗素子を同一基板上に作製でき、従来技術よりも高速
のＨＢＴとＦＥＴを作製でき、しかも従来技術よりも集
積度を上げ、且つ柔軟な設計とすることができるように
なった。

【図面の簡単な説明】

第１図は１本発明の一実施例のＧａＡｓ　ＭＥＳＦＩミ
ＴとＧ　ａ　Ａ　ｓ　／＾Ｑ　ＧａＡｓ　ＨＢ　Ｔとを
同じ基板上に形成した回路素子の断面図、第２図、第３
図は、本発明の他の実施例の回路素子の断面図、第４図
、第５図は本発明の他の応用例として、Ｆ″ＥＴ側を各
層、ショットキー・ダイオード、抵抗素子として使用し
た例を示す回路素子の断面図と回路図である。 １・・・半導体基板、２・・・ｎ層−ＧａＡｓ、３・・
・ｎ−＾ｆｆＧａＡｓ　、ｉ＝ｐ＋　−ＧａＡｓ、　５
−ｉ、　−ＧａＡｓ。 ６・＝ｎ＋　　ＧａＡｓ、又は、ｎ層−Ｇｅ、７−ｎ−
Ｇ　ａ　Ａ　ｓ、８・・・イオン打込みで形成するｎ’
Ｗ、９・・・エミッタ電極、１０・・ベース電極、ＩＪ
・・・コレクタ電極、１２・・・ゲート電極、１３・・
・ソース電極、１．４−　ｕ　ｎ　−Ａ　Ｑ　ＧａＡｓ
又は、絶縁物、１５・・・電極、１６・・・イオン打込
みで形成するｎ′層又はＰ′層、１７・＝ｎ＋　　Ｇａ
Ａｓ又はｎ十−Ｇｅ或いは、ｐ＋　−ＧａＡｓ又はｐ＋
　−Ｇｅａタ 図 第 図 ￥ づ 図 不 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、第１の半導体層と、該半導体層よ
   り禁制帯幅の大きい第２の半導体層とでエミッタ領域を
   形成し、該第２の半導体層上に該第２の半導体層より禁
   制帯幅が小さく且つ導電型が逆の第３の半導体層でベー
   ス領域を形成し、該第３の半導体層上に故意にドープし
   ない第４の半導体層を形成し、該第４の半導体層にコレ
   クタ領域を形成したヘテロ接合バイポーラトランジスタ
   と、前記第４の半導体層にイオンを打ち込むことでチャ
   ネルを形成した電界効果トランジスタとで成ることを特
   徴とした半導体集積回路装置。 ２、前記ヘテロ接合バイポーラトランジスタと、前記第
   ４の半導体層上に絶縁体層、もしくは該第４の半導体層
   より禁制帯幅の大きい半導体層を設けることで形成する
   反転型の電界効果トランジスタとで成ることを特徴とし
   た半導体集積回路装置。 ３、請求項第１項、第２項に記載の半導体集積回路装置
   において、電界効果トランジスタ側の第３の半導体層に
   電位を固定する為の電極を設けることを特徴とした半導
   体集積回路装置。