JPH0582828A - フオトトランジスタ - Google Patents
フオトトランジスタInfo
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- JPH0582828A JPH0582828A JP3241210A JP24121091A JPH0582828A JP H0582828 A JPH0582828 A JP H0582828A JP 3241210 A JP3241210 A JP 3241210A JP 24121091 A JP24121091 A JP 24121091A JP H0582828 A JPH0582828 A JP H0582828A
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- Japan
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- collector
- phototransistor
- mosfet
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Abstract
(57)【要約】
【目的】 フォトトランジスタの光感度と耐圧の両方を
同時に高める。 【構成】 半導体基板１,２からなるコレクタ層と、こ
のコレクタ層の表面に設けられ、受光部として働くベー
ス層３と、このベース層３内に設けられたエミッタ層５
を備える。上記基板２の表面に、所定のしきい値電圧Ｖ
thを有するエンハンスメント型ＭＯＳＦＥＴ１００を設
ける。このＭＯＳＦＥＴ１００のドレイン６とソース７
をそれぞれベース層３とエミッタ層５に接続して、動作
時にコレクタ印加電圧Ｖcに応じてＭＯＳＦＥＴ１００
のゲート電位Ｖgを制御する。
同時に高める。 【構成】 半導体基板１,２からなるコレクタ層と、こ
のコレクタ層の表面に設けられ、受光部として働くベー
ス層３と、このベース層３内に設けられたエミッタ層５
を備える。上記基板２の表面に、所定のしきい値電圧Ｖ
thを有するエンハンスメント型ＭＯＳＦＥＴ１００を設
ける。このＭＯＳＦＥＴ１００のドレイン６とソース７
をそれぞれベース層３とエミッタ層５に接続して、動作
時にコレクタ印加電圧Ｖcに応じてＭＯＳＦＥＴ１００
のゲート電位Ｖgを制御する。
Description
【０００１】
【産業上の利用分野】この発明は、高光感度および高耐
圧を有するフォトトランジスタに関する。
圧を有するフォトトランジスタに関する。
【０００２】
【従来の技術】従来のフォトトランジスタは、図６(a),
(b)に示すように、ベース(受光部)ＢとエミッタＥとの
間はオープン状態とされるか、または固定抵抗Ｒbeが接
続されていた。
(b)に示すように、ベース(受光部)ＢとエミッタＥとの
間はオープン状態とされるか、または固定抵抗Ｒbeが接
続されていた。
【０００３】
【発明が解決しようとする課題】ところで、広く知られ
ているように、フォトトランジスタの電流増幅率hFEと
コレクタ・エミッタ間耐圧ＢＶceoとの間には、コレク
タ・ベース間耐圧をＢＶcboとすると、
ているように、フォトトランジスタの電流増幅率hFEと
コレクタ・エミッタ間耐圧ＢＶceoとの間には、コレク
タ・ベース間耐圧をＢＶcboとすると、
【数１】 (ただし、nは定数(シリコンでは２〜６)を表してい
る。)という関係がある。このため、図６(a)に示したよ
うにベースＢとエミッタＥとの間をオープン状態とした
場合、電流増幅率hFEを大きくするとコレクタ・エミッ
タ間耐圧ＢＶceoが小さくなる。また、同図(b)に示した
ようにベースＢとエミッタＥとの間に抵抗Ｒbeを接続し
た場合、コレクタ・エミッタ間耐圧ＢＶceoは大きくで
きるが、抵抗Ｒbeがベース電流をバイパスするため、光
感度が低下する。このように、従来のフォトトランジス
タは光感度と耐圧の両方を同時には満足できないという
問題があった。
る。)という関係がある。このため、図６(a)に示したよ
うにベースＢとエミッタＥとの間をオープン状態とした
場合、電流増幅率hFEを大きくするとコレクタ・エミッ
タ間耐圧ＢＶceoが小さくなる。また、同図(b)に示した
ようにベースＢとエミッタＥとの間に抵抗Ｒbeを接続し
た場合、コレクタ・エミッタ間耐圧ＢＶceoは大きくで
きるが、抵抗Ｒbeがベース電流をバイパスするため、光
感度が低下する。このように、従来のフォトトランジス
タは光感度と耐圧の両方を同時には満足できないという
問題があった。
【０００４】そこで、この発明の目的は、光感度と耐圧
の両方を同時に高めることができるフォトトランジスタ
を提供することにある。
の両方を同時に高めることができるフォトトランジスタ
を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明のフォトトランジスタは、半導体基板から
なるコレクタ層と、このコレクタ層の表面に設けられ、
受光部として働くベース層と、このベース層内に設けら
れたエミッタ層を備えたフォトトランジスタにおいて、
上記コレクタ層の表面に、所定のしきい値電圧(以下「し
きい値電圧Ｖth」という。)を有するエンハンスメント型
ＭＯＳＦＥＴを設け、上記ＭＯＳＦＥＴのドレインとソ
ースをそれぞれ上記ベース層とエミッタ層に接続して、
動作時に上記コレクタ層に印加される電圧(以下「コレク
タ印加電圧Ｖc」という。)に応じて、上記ＭＯＳＦＥＴ
のゲートの電位(以下「ゲート電位Ｖg」という。)を制御
するようにしたことを特徴としている。
め、この発明のフォトトランジスタは、半導体基板から
なるコレクタ層と、このコレクタ層の表面に設けられ、
受光部として働くベース層と、このベース層内に設けら
れたエミッタ層を備えたフォトトランジスタにおいて、
上記コレクタ層の表面に、所定のしきい値電圧(以下「し
きい値電圧Ｖth」という。)を有するエンハンスメント型
ＭＯＳＦＥＴを設け、上記ＭＯＳＦＥＴのドレインとソ
ースをそれぞれ上記ベース層とエミッタ層に接続して、
動作時に上記コレクタ層に印加される電圧(以下「コレク
タ印加電圧Ｖc」という。)に応じて、上記ＭＯＳＦＥＴ
のゲートの電位(以下「ゲート電位Ｖg」という。)を制御
するようにしたことを特徴としている。
【０００６】また、上記コレクタ層の表面のうち上記ベ
ース層から所定の距離だけ離間した領域に、上記ベース
層と同一の導電型を有し、電位が浮遊状態にある浮遊層
を設け、上記ＭＯＳＦＥＴのゲートをこの浮遊層に接続
するのが望ましい。
ース層から所定の距離だけ離間した領域に、上記ベース
層と同一の導電型を有し、電位が浮遊状態にある浮遊層
を設け、上記ＭＯＳＦＥＴのゲートをこの浮遊層に接続
するのが望ましい。
【０００７】また、上記ＭＯＳＦＥＴのゲートを上記コ
レクタ層に接続するのが望ましい。
レクタ層に接続するのが望ましい。
【０００８】
【作用】動作時には、コレクタ印加電圧Ｖcに応じて、
ＭＯＳＦＥＴのゲート電位Ｖgが制御される。コレクタ
印加電圧Ｖcが小さくて(電圧の大小は絶対値の大小を意
味する。以下同様。)ゲート電位Ｖgがしきい値電圧Ｖth
を越えていない場合、ＭＯＳＦＥＴはオフする。したが
って、ベース層とエミッタ層との間が等価的にオープン
状態となって、このフォトトランジスタの光感度は高い
状態になる。なお、このとき、コレクタ・エミッタ間耐
圧ＢＶceoが小さくなるが、コレクタ印加電圧Ｖcが小さ
いので問題とはならない。一方、コレクタ印加電圧Ｖc
が大きくてゲート電位Ｖgがしきい値電圧Ｖthを越えた
場合、ＭＯＳＦＥＴはオンする。したがって、ベース層
とエミッタ層との間が等価的にショート状態となって、
このフォトトランジスタのコレクタ・エミッタ間耐圧Ｂ
Ｖceoは大きい状態になる。このとき、光感度が低くな
る。このように、このフォトトランジスタでは、コレク
タ印加電圧Ｖcに応じてベース層とエミッタ層との間の
等価抵抗が適切に変化する。したがって、光感度と耐圧
の両方が同時に高められる。
ＭＯＳＦＥＴのゲート電位Ｖgが制御される。コレクタ
印加電圧Ｖcが小さくて(電圧の大小は絶対値の大小を意
味する。以下同様。)ゲート電位Ｖgがしきい値電圧Ｖth
を越えていない場合、ＭＯＳＦＥＴはオフする。したが
って、ベース層とエミッタ層との間が等価的にオープン
状態となって、このフォトトランジスタの光感度は高い
状態になる。なお、このとき、コレクタ・エミッタ間耐
圧ＢＶceoが小さくなるが、コレクタ印加電圧Ｖcが小さ
いので問題とはならない。一方、コレクタ印加電圧Ｖc
が大きくてゲート電位Ｖgがしきい値電圧Ｖthを越えた
場合、ＭＯＳＦＥＴはオンする。したがって、ベース層
とエミッタ層との間が等価的にショート状態となって、
このフォトトランジスタのコレクタ・エミッタ間耐圧Ｂ
Ｖceoは大きい状態になる。このとき、光感度が低くな
る。このように、このフォトトランジスタでは、コレク
タ印加電圧Ｖcに応じてベース層とエミッタ層との間の
等価抵抗が適切に変化する。したがって、光感度と耐圧
の両方が同時に高められる。
【０００９】また、コレクタ層の表面のうちベース層か
ら所定の距離だけ離間した領域に、上記ベース層と同一
の導電型を有し、電位が浮遊状態にある浮遊層を設け、
上記ＭＯＳＦＥＴのゲートをこの浮遊層に接続した場
合、ゲート電位Ｖgはコレクタ印加電圧Ｖcと、上記ベー
ス層と浮遊層との間のパンチスルー電圧(ベース層と浮
遊層との間の距離によって設定される)Ｖpとに基づいて
定まる。すなわち、コレクタ印加電圧Ｖcが上記パンチ
スルー電圧Ｖpを越えていない場合、ゲート電位Ｖgは上
記浮遊層の熱平衡状態の電位となってＭＯＳＦＥＴはオ
フする。したがって、ベース層とエミッタ層との間が等
価的にオープン状態となって、このフォトトランジスタ
の光感度は高い状態になる。一方、コレクタ印加電圧Ｖ
cが上記パンチスルー電圧Ｖpを越えた場合(パンチスル
ー電圧Ｖpはしきい値電圧Ｖthよりも大きく設定してお
くものとする)、ゲート電位Ｖgはしきい値電圧Ｖthを越
える値となって、ＭＯＳＦＥＴはオンする。したがっ
て、ベース層とエミッタ層との間が等価的にショート状
態となって、このフォトトランジスタのコレクタ・エミ
ッタ間耐圧ＢＶceoは大きい状態になる。したがって、
光感度と耐圧の両方が同時に高められる。しかも、上記
ＭＯＳＦＥＴのゲートの配線がこのフォトトランジスタ
のチップ製造工程でなされることから、アセンブリ工程
で配線を行う手間が省略される。
ら所定の距離だけ離間した領域に、上記ベース層と同一
の導電型を有し、電位が浮遊状態にある浮遊層を設け、
上記ＭＯＳＦＥＴのゲートをこの浮遊層に接続した場
合、ゲート電位Ｖgはコレクタ印加電圧Ｖcと、上記ベー
ス層と浮遊層との間のパンチスルー電圧(ベース層と浮
遊層との間の距離によって設定される)Ｖpとに基づいて
定まる。すなわち、コレクタ印加電圧Ｖcが上記パンチ
スルー電圧Ｖpを越えていない場合、ゲート電位Ｖgは上
記浮遊層の熱平衡状態の電位となってＭＯＳＦＥＴはオ
フする。したがって、ベース層とエミッタ層との間が等
価的にオープン状態となって、このフォトトランジスタ
の光感度は高い状態になる。一方、コレクタ印加電圧Ｖ
cが上記パンチスルー電圧Ｖpを越えた場合(パンチスル
ー電圧Ｖpはしきい値電圧Ｖthよりも大きく設定してお
くものとする)、ゲート電位Ｖgはしきい値電圧Ｖthを越
える値となって、ＭＯＳＦＥＴはオンする。したがっ
て、ベース層とエミッタ層との間が等価的にショート状
態となって、このフォトトランジスタのコレクタ・エミ
ッタ間耐圧ＢＶceoは大きい状態になる。したがって、
光感度と耐圧の両方が同時に高められる。しかも、上記
ＭＯＳＦＥＴのゲートの配線がこのフォトトランジスタ
のチップ製造工程でなされることから、アセンブリ工程
で配線を行う手間が省略される。
【００１０】また、上記ＭＯＳＦＥＴのゲートを上記コ
レクタ層に接続した場合、コレクタ印加電圧Ｖcをその
ままゲート電位Ｖgとして用いることができる。したが
って、既に述べたように、コレクタ印加電圧Ｖcに応じ
てベース層とエミッタ層との間の等価抵抗が変化して、
光感度と耐圧の両方が同時に高められる。しかも、ゲー
トの配線をコレクタ層(半導体基板)の裏面側に接続する
ことができる。したがって、半導体基板の表面側のパタ
ーンレイアウトが簡単なものとなる。
レクタ層に接続した場合、コレクタ印加電圧Ｖcをその
ままゲート電位Ｖgとして用いることができる。したが
って、既に述べたように、コレクタ印加電圧Ｖcに応じ
てベース層とエミッタ層との間の等価抵抗が変化して、
光感度と耐圧の両方が同時に高められる。しかも、ゲー
トの配線をコレクタ層(半導体基板)の裏面側に接続する
ことができる。したがって、半導体基板の表面側のパタ
ーンレイアウトが簡単なものとなる。
【００１１】
【実施例】以下、この発明のフォトトランジスタを実施
例により詳細に説明する。
例により詳細に説明する。
【００１２】図１は一実施例のフォトトランジスタの断
面構造を示し、図４(a)はその等価回路を示している。
図１に示すように、このフォトトランジスタは、Ｎ型半
導体基板(不純物としてリンを約１０14cm-3含む高比抵
抗のもの)２に対して、裏面側から高濃度のリンを拡散
(Ｎ+拡散層１を形成)して形成されたコレクタ層を備え
ている。上記半導体基板２の表面に、プレーナ技術およ
びイオン注入技術によって、受光部として働くＰ型ベー
ス層３と、Ｐ型ウエル層４が同時に形成されている。ゲ
ート酸化膜９は、絶縁破壊電圧がこのフォトトランジス
タのコレクタ・エミッタ間耐圧ＢＶceoよりも大きくな
るように、熱酸化によって十分厚く形成されている。ま
た、リン拡散により、上記ベース層３内にエミッタ層
５、上記ウエル層４内にドレイン層６およびソース層
７、基板２の周辺にＮ+チャネルストッパー層８がそれ
ぞれ同時に形成されている。さらに、基板１の表面に、
Ａl蒸着によりエミッタ電極１０、ベース電極１１、ソ
ース電極１２、ゲート電極１３、ドレイン電極１４およ
びＡlチャネルストッパー１５が形成される一方、基板
２の裏面(拡散層１側)に、Ａu蒸着によりコレクタ電極
１６が形成されている。
面構造を示し、図４(a)はその等価回路を示している。
図１に示すように、このフォトトランジスタは、Ｎ型半
導体基板(不純物としてリンを約１０14cm-3含む高比抵
抗のもの)２に対して、裏面側から高濃度のリンを拡散
(Ｎ+拡散層１を形成)して形成されたコレクタ層を備え
ている。上記半導体基板２の表面に、プレーナ技術およ
びイオン注入技術によって、受光部として働くＰ型ベー
ス層３と、Ｐ型ウエル層４が同時に形成されている。ゲ
ート酸化膜９は、絶縁破壊電圧がこのフォトトランジス
タのコレクタ・エミッタ間耐圧ＢＶceoよりも大きくな
るように、熱酸化によって十分厚く形成されている。ま
た、リン拡散により、上記ベース層３内にエミッタ層
５、上記ウエル層４内にドレイン層６およびソース層
７、基板２の周辺にＮ+チャネルストッパー層８がそれ
ぞれ同時に形成されている。さらに、基板１の表面に、
Ａl蒸着によりエミッタ電極１０、ベース電極１１、ソ
ース電極１２、ゲート電極１３、ドレイン電極１４およ
びＡlチャネルストッパー１５が形成される一方、基板
２の裏面(拡散層１側)に、Ａu蒸着によりコレクタ電極
１６が形成されている。
【００１３】上記ウエル層４,ドレイン層６,ソース層
７,ゲート酸化膜９および電極１２,１３,１４によって
Ｎチャネル・エンハンスメント型ＭＯＳＦＥＴ１００を
構成している。このＭＯＳＦＥＴ１００のしきい値電圧
Ｖthは、ウエル層４の表面濃度とゲート酸化膜９の厚み
によって所定の値に設定されている。上記ドレイン電極
１４とソース電極１２は、Ａl配線２０,２１によってそ
れぞれ上記ベース電極１１,エミッタ電極１０に接続さ
れている。また、上記ゲート電極１３は、Ａuワイヤ２
２によって上記コレクタ電極１６に接続されている。ゲ
ート電極１３を半導体基板２の裏面側に接続することに
より、半導体基板２の表面側のパターンレイアウトを簡
単なものとしている。
７,ゲート酸化膜９および電極１２,１３,１４によって
Ｎチャネル・エンハンスメント型ＭＯＳＦＥＴ１００を
構成している。このＭＯＳＦＥＴ１００のしきい値電圧
Ｖthは、ウエル層４の表面濃度とゲート酸化膜９の厚み
によって所定の値に設定されている。上記ドレイン電極
１４とソース電極１２は、Ａl配線２０,２１によってそ
れぞれ上記ベース電極１１,エミッタ電極１０に接続さ
れている。また、上記ゲート電極１３は、Ａuワイヤ２
２によって上記コレクタ電極１６に接続されている。ゲ
ート電極１３を半導体基板２の裏面側に接続することに
より、半導体基板２の表面側のパターンレイアウトを簡
単なものとしている。
【００１４】動作時には、コレクタ印加電圧Ｖcがその
ままＭＯＳＦＥＴ１００のゲート電極１３に印加され、
これによりゲート電位Ｖgが制御される。コレクタ印加
電圧Ｖcが小さくてゲート電位Ｖgがしきい値電圧Ｖthを
越えていない場合、ＭＯＳＦＥＴ１００はオフする。し
たがって、ベース層３とエミッタ層５との間が等価的に
オープン状態となって、このフォトトランジスタの光感
度は高い状態になる。なお、このとき、コレクタ・エミ
ッタ間耐圧ＢＶceoが小さくなるが、コレクタ印加電圧
Ｖcが小さいので問題とはならない。一方、コレクタ印
加電圧Ｖcが大きくてゲート電位Ｖgがしきい値電圧Ｖth
を越えた場合、ＭＯＳＦＥＴ１００はオンする。したが
って、ベース層３とエミッタ層５との間が等価的にショ
ート状態となって、このフォトトランジスタのコレクタ
・エミッタ間耐圧ＢＶceoは大きい状態になる。このと
き、光感度が低くなる。このように、このフォトトラン
ジスタは、コレクタ印加電圧Ｖcに応じてベース層３と
エミッタ層５との間の等価抵抗を適切に変化させること
ができる。したがって、光感度と耐圧の両方を同時に高
めることができる。
ままＭＯＳＦＥＴ１００のゲート電極１３に印加され、
これによりゲート電位Ｖgが制御される。コレクタ印加
電圧Ｖcが小さくてゲート電位Ｖgがしきい値電圧Ｖthを
越えていない場合、ＭＯＳＦＥＴ１００はオフする。し
たがって、ベース層３とエミッタ層５との間が等価的に
オープン状態となって、このフォトトランジスタの光感
度は高い状態になる。なお、このとき、コレクタ・エミ
ッタ間耐圧ＢＶceoが小さくなるが、コレクタ印加電圧
Ｖcが小さいので問題とはならない。一方、コレクタ印
加電圧Ｖcが大きくてゲート電位Ｖgがしきい値電圧Ｖth
を越えた場合、ＭＯＳＦＥＴ１００はオンする。したが
って、ベース層３とエミッタ層５との間が等価的にショ
ート状態となって、このフォトトランジスタのコレクタ
・エミッタ間耐圧ＢＶceoは大きい状態になる。このと
き、光感度が低くなる。このように、このフォトトラン
ジスタは、コレクタ印加電圧Ｖcに応じてベース層３と
エミッタ層５との間の等価抵抗を適切に変化させること
ができる。したがって、光感度と耐圧の両方を同時に高
めることができる。
【００１５】なお、図２に示すように、上記Ｐ型ウエル
層４のうちチャネルとなる部分４′をベース層３とは別
工程で形成しても良い。このようにした場合、チャネル
となる部分４′の不純物濃度を単独で設定できるので、
しきい値電圧Ｖthを容易に制御することができる。ま
た、当然ながら、ドレイン層６′とソース層７′をエミ
ッタ層５とは別工程で形成しても良い。
層４のうちチャネルとなる部分４′をベース層３とは別
工程で形成しても良い。このようにした場合、チャネル
となる部分４′の不純物濃度を単独で設定できるので、
しきい値電圧Ｖthを容易に制御することができる。ま
た、当然ながら、ドレイン層６′とソース層７′をエミ
ッタ層５とは別工程で形成しても良い。
【００１６】図３はこの発明の他の実施例のフォトトラ
ンジスタの断面構造を示し、図４(b)はその等価回路を
示している。図３に示すように、このフォトトランジス
タは、図１に示したフォトトランジスタに対して、半導
体基板２の表面のうちＰ型ベース層３から所定の距離だ
け離間した領域に、電位が浮遊状態にあるＰ型浮遊層１
７を設け、ゲート電極１３をＡl配線２３,電極１８を介
してこの浮遊層１７に接続した点が異なっている。
ンジスタの断面構造を示し、図４(b)はその等価回路を
示している。図３に示すように、このフォトトランジス
タは、図１に示したフォトトランジスタに対して、半導
体基板２の表面のうちＰ型ベース層３から所定の距離だ
け離間した領域に、電位が浮遊状態にあるＰ型浮遊層１
７を設け、ゲート電極１３をＡl配線２３,電極１８を介
してこの浮遊層１７に接続した点が異なっている。
【００１７】この場合、ゲート電位Ｖgはコレクタ印加
電圧Ｖcと、ベース層３と浮遊層１７との間のパンチス
ルー電圧(ベース層３と浮遊層１７との間の距離によっ
て設定される)Ｖpとに基づいて定まる。すなわち、コレ
クタ印加電圧Ｖcが上記パンチスルー電圧Ｖpを越えてい
ない場合、ゲート電位Ｖgは浮遊層１７の熱平衡状態の
電位となってＭＯＳＦＥＴ１００はオフする。したがっ
て、ベース層３とエミッタ層５との間が等価的にオープ
ン状態となって、このフォトトランジスタの光感度は高
い状態になる。一方、コレクタ印加電圧Ｖcが上記パン
チスルー電圧Ｖpを越えた場合(パンチスルー電圧Ｖpは
がしきい値電圧Ｖthよりも大きく設定しておくものとす
る)、ゲート電位Ｖgはしきい値電圧Ｖthを越える値とな
って、ＭＯＳＦＥＴ１００はオンする。したがって、ベ
ース層３とエミッタ層５との間が等価的にショート状態
となって、このフォトトランジスタのコレクタ・エミッ
タ間耐圧ＢＶceoは大きい状態になる。したがって、先
に述べた例と同様に、光感度と耐圧の両方を同時に高め
ることができる。しかも、ゲート電極１３の配線２３を
このフォトトランジスタのチップ製造工程で形成するこ
とができ、アセンブリ工程で配線を行う手間を省略する
ことができる。
電圧Ｖcと、ベース層３と浮遊層１７との間のパンチス
ルー電圧(ベース層３と浮遊層１７との間の距離によっ
て設定される)Ｖpとに基づいて定まる。すなわち、コレ
クタ印加電圧Ｖcが上記パンチスルー電圧Ｖpを越えてい
ない場合、ゲート電位Ｖgは浮遊層１７の熱平衡状態の
電位となってＭＯＳＦＥＴ１００はオフする。したがっ
て、ベース層３とエミッタ層５との間が等価的にオープ
ン状態となって、このフォトトランジスタの光感度は高
い状態になる。一方、コレクタ印加電圧Ｖcが上記パン
チスルー電圧Ｖpを越えた場合(パンチスルー電圧Ｖpは
がしきい値電圧Ｖthよりも大きく設定しておくものとす
る)、ゲート電位Ｖgはしきい値電圧Ｖthを越える値とな
って、ＭＯＳＦＥＴ１００はオンする。したがって、ベ
ース層３とエミッタ層５との間が等価的にショート状態
となって、このフォトトランジスタのコレクタ・エミッ
タ間耐圧ＢＶceoは大きい状態になる。したがって、先
に述べた例と同様に、光感度と耐圧の両方を同時に高め
ることができる。しかも、ゲート電極１３の配線２３を
このフォトトランジスタのチップ製造工程で形成するこ
とができ、アセンブリ工程で配線を行う手間を省略する
ことができる。
【００１８】また、図５に示すように、この発明はダー
リントン型フォトトランジスタにも適用することができ
る。同図(a)は初段トランジスタ２００側にＭＯＳＦＥ
Ｔ１０１を設けた例を示し、同図(b)は初段トランジス
タ２００,出力段トランジスタ２０１の両方にそれぞれ
ＭＯＳＦＥＴ１０２,１０３を設けた例を示している。
リントン型フォトトランジスタにも適用することができ
る。同図(a)は初段トランジスタ２００側にＭＯＳＦＥ
Ｔ１０１を設けた例を示し、同図(b)は初段トランジス
タ２００,出力段トランジスタ２０１の両方にそれぞれ
ＭＯＳＦＥＴ１０２,１０３を設けた例を示している。
【００１９】なお、この実施例では、高比抵抗Ｎ型半導
体基板２に対して、裏面側から高濃度のリンを拡散して
なるウエハ(いわゆる拡散ウエハ)をコレクタ層とした
が、当然ながら、バルクウエハまたはバルクウエハにエ
ピタキシャル成長したウエハなどをコレクタ層としても
良い。
体基板２に対して、裏面側から高濃度のリンを拡散して
なるウエハ(いわゆる拡散ウエハ)をコレクタ層とした
が、当然ながら、バルクウエハまたはバルクウエハにエ
ピタキシャル成長したウエハなどをコレクタ層としても
良い。
【００２０】また、この実施例では、ＮＰＮ型フォトト
ランジスタにＮチャネル・エンハンスメント型ＭＯＳＦ
ＥＴ１００を組み合わせた例について述べたが、これに
限られるものではない。ＰＮＰ型フォトトランジスタに
Ｐチャネル・エンハンスメント型ＭＯＳＦＥＴを組み合
わせても良い。
ランジスタにＮチャネル・エンハンスメント型ＭＯＳＦ
ＥＴ１００を組み合わせた例について述べたが、これに
限られるものではない。ＰＮＰ型フォトトランジスタに
Ｐチャネル・エンハンスメント型ＭＯＳＦＥＴを組み合
わせても良い。
【００２１】
【発明の効果】以上より明らかなように、この発明のフ
ォトトランジスタは、半導体基板からなるコレクタ層
と、このコレクタ層の表面に設けられ、受光部として働
くベース層と、このベース層内に設けられたエミッタ層
を備えたフォトトランジスタにおいて、上記コレクタ層
の表面に、所定のしきい値電圧Ｖthを有するエンハンス
メント型ＭＯＳＦＥＴを設け、上記ＭＯＳＦＥＴのドレ
インとソースをそれぞれ上記ベース層とエミッタ層に接
続して、動作時にコレクタ印加電圧Ｖcに応じて上記Ｍ
ＯＳＦＥＴのゲート電位Ｖgを制御するようにしている
ので、コレクタ印加電圧Ｖcに応じてベース層とエミッ
タ層との間の等価抵抗を適切に変化させることができ
る。したがって、光感度と耐圧の両方を同時に高めるこ
とができる。
ォトトランジスタは、半導体基板からなるコレクタ層
と、このコレクタ層の表面に設けられ、受光部として働
くベース層と、このベース層内に設けられたエミッタ層
を備えたフォトトランジスタにおいて、上記コレクタ層
の表面に、所定のしきい値電圧Ｖthを有するエンハンス
メント型ＭＯＳＦＥＴを設け、上記ＭＯＳＦＥＴのドレ
インとソースをそれぞれ上記ベース層とエミッタ層に接
続して、動作時にコレクタ印加電圧Ｖcに応じて上記Ｍ
ＯＳＦＥＴのゲート電位Ｖgを制御するようにしている
ので、コレクタ印加電圧Ｖcに応じてベース層とエミッ
タ層との間の等価抵抗を適切に変化させることができ
る。したがって、光感度と耐圧の両方を同時に高めるこ
とができる。
【００２２】また、コレクタ層の表面のうちベース層か
ら所定の距離だけ離間した領域に、上記ベース層と同一
の導電型を有し、電位が浮遊状態にある浮遊層を設け、
上記ＭＯＳＦＥＴのゲートをこの浮遊層に接続した場
合、ゲート電位Ｖgをコレクタ印加電圧Ｖcと、上記ベー
ス層と浮遊層との間のパンチスルー電圧Ｖpとに基づい
て制御することができ、コレクタ印加電圧Ｖcに応じて
ベース層とエミッタ層との間の等価抵抗を適切に変化さ
せることができる。したがって、光感度と耐圧の両方を
同時に高めることができる。しかも、ゲート電極の配線
をこのフォトトランジスタのチップ製造工程で形成する
ことができ、アセンブリ工程で配線を行う手間を省略す
ることができる。
ら所定の距離だけ離間した領域に、上記ベース層と同一
の導電型を有し、電位が浮遊状態にある浮遊層を設け、
上記ＭＯＳＦＥＴのゲートをこの浮遊層に接続した場
合、ゲート電位Ｖgをコレクタ印加電圧Ｖcと、上記ベー
ス層と浮遊層との間のパンチスルー電圧Ｖpとに基づい
て制御することができ、コレクタ印加電圧Ｖcに応じて
ベース層とエミッタ層との間の等価抵抗を適切に変化さ
せることができる。したがって、光感度と耐圧の両方を
同時に高めることができる。しかも、ゲート電極の配線
をこのフォトトランジスタのチップ製造工程で形成する
ことができ、アセンブリ工程で配線を行う手間を省略す
ることができる。
【００２３】また、上記ＭＯＳＦＥＴのゲートをコレク
タ層に接続した場合、コレクタ印加電圧Ｖcをそのまま
ゲート電位Ｖgとして用いて、コレクタ印加電圧Ｖcに応
じてベース層とエミッタ層との間の等価抵抗を適切に変
化させることができる。したがって、光感度と耐圧の両
方を同時に高めることができる。しかも、ゲートの配線
をコレクタ層(半導体基板)の裏面側に接続することがで
き、半導体基板の表面側のパターンレイアウトを簡単な
ものにできる。
タ層に接続した場合、コレクタ印加電圧Ｖcをそのまま
ゲート電位Ｖgとして用いて、コレクタ印加電圧Ｖcに応
じてベース層とエミッタ層との間の等価抵抗を適切に変
化させることができる。したがって、光感度と耐圧の両
方を同時に高めることができる。しかも、ゲートの配線
をコレクタ層(半導体基板)の裏面側に接続することがで
き、半導体基板の表面側のパターンレイアウトを簡単な
ものにできる。
【図１】 この発明の一実施例のフォトトランジスタの
断面構造を示す図である。
断面構造を示す図である。
【図２】 上記フォトトランジスタの変形例を示す図で
ある。
ある。
【図３】 この発明の一実施例のフォトトランジスタの
断面構造を示す図である。
断面構造を示す図である。
【図４】 上記各フォトトランジスタの等価回路を示す
図である。
図である。
【図５】 この発明を適用したダーリントン型フォトト
ランジスタの等価回路を示す図である。
ランジスタの等価回路を示す図である。
【図６】 従来のフォトトランジスタの等価回路を示す
図である。
図である。
１ Ｎ+拡散層 ２ Ｎ型半導
体基板 ３ Ｐ型ベース層 ４ Ｐ型ウエ
ル層 ５ エミッタ層 ６ ドレイン
層 ７ ソース層 ８ Ｎ+チャ
ネルストッパー ９ ゲート酸化膜 １０ エミッ
タ電極 １１ ベース電極 １２ ソース
電極 １３ ゲート電極 １４ ドレイ
ン電極 １５ Ａlチャネルストッパー １６ コレク
タ電極 １７ 浮遊層 １８ 電極 ２０,２１,２３ Ａl配線 ２２ Ａuワ
イヤ １００,１０１,１０２,１０３ ＭＯＳＦＥＴ ２００ 初段トランジスタ ２０１ 出力
段トランジスタ
体基板 ３ Ｐ型ベース層 ４ Ｐ型ウエ
ル層 ５ エミッタ層 ６ ドレイン
層 ７ ソース層 ８ Ｎ+チャ
ネルストッパー ９ ゲート酸化膜 １０ エミッ
タ電極 １１ ベース電極 １２ ソース
電極 １３ ゲート電極 １４ ドレイ
ン電極 １５ Ａlチャネルストッパー １６ コレク
タ電極 １７ 浮遊層 １８ 電極 ２０,２１,２３ Ａl配線 ２２ Ａuワ
イヤ １００,１０１,１０２,１０３ ＭＯＳＦＥＴ ２００ 初段トランジスタ ２０１ 出力
段トランジスタ
Claims (3)
- 【請求項１】 半導体基板からなるコレクタ層と、この
コレクタ層の表面に設けられ、受光部として働くベース
層と、このベース層内に設けられたエミッタ層を備えた
フォトトランジスタにおいて、 上記コレクタ層の表面に、所定のしきい値電圧を有する
エンハンスメント型ＭＯＳＦＥＴを設け、 上記ＭＯＳＦＥＴのドレインとソースをそれぞれ上記ベ
ース層とエミッタ層に接続して、 動作時に上記コレクタ層に印加される電圧に応じて、上
記ＭＯＳＦＥＴのゲートの電位を制御するようにしたこ
とを特徴とするフォトトランジスタ。 - 【請求項２】 上記コレクタ層の表面のうち上記ベース
層から所定の距離だけ離間した領域に、上記ベース層と
同一の導電型を有し、電位が浮遊状態にある浮遊層を設
け、 上記ＭＯＳＦＥＴのゲートをこの浮遊層に接続したこと
を特徴とする請求項１に記載のフォトトランジスタ。 - 【請求項３】 上記ＭＯＳＦＥＴのゲートを上記コレク
タ層に接続したことを特徴とする請求項１に記載のフォ
トトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241210A JPH0582828A (ja) | 1991-09-20 | 1991-09-20 | フオトトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241210A JPH0582828A (ja) | 1991-09-20 | 1991-09-20 | フオトトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582828A true JPH0582828A (ja) | 1993-04-02 |
Family
ID=17070840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241210A Pending JPH0582828A (ja) | 1991-09-20 | 1991-09-20 | フオトトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012124760A1 (ja) * | 2011-03-17 | 2012-09-20 | 独立行政法人産業技術総合研究所 | ゲイン可変方法、ゲイン可変光電変換素子、ゲイン可変光電変換セル、ゲイン可変光電変換アレイ、読み出し方法、および、回路 |
| JP2013225847A (ja) * | 2012-03-19 | 2013-10-31 | National Institute Of Advanced Industrial & Technology | 増幅形光電変換素子のゲイン可変方法、およびゲイン可変光電変換素子 |
-
1991
- 1991-09-20 JP JP3241210A patent/JPH0582828A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012124760A1 (ja) * | 2011-03-17 | 2012-09-20 | 独立行政法人産業技術総合研究所 | ゲイン可変方法、ゲイン可変光電変換素子、ゲイン可変光電変換セル、ゲイン可変光電変換アレイ、読み出し方法、および、回路 |
| CN103503437A (zh) * | 2011-03-17 | 2014-01-08 | 独立行政法人产业技术综合研究所 | 增益改变方法、可变增益光电转换器件、可变增益光电转换单元、可变增益光电转换阵列、读出方法以及电路 |
| US20140008524A1 (en) * | 2011-03-17 | 2014-01-09 | National Institute Of Advanced Industrial Science And Technology | Method of varying gain, variable gain photoelectric conversion device, variable gain photoelectric conversion cell, variable gain photoelectric conversion array, method of reading out thereof, and circuit thereof |
| EP2688290A4 (en) * | 2011-03-17 | 2015-03-18 | Nat Inst Of Advanced Ind Scien | ITEM, CELL AND VARIABLE GAIN PHOTOELECTRIC CONVERSION MATRIX, METHOD OF GAIN VARIATION, READING METHOD, AND CIRCUIT |
| JP5807925B2 (ja) * | 2011-03-17 | 2015-11-10 | 国立研究開発法人産業技術総合研究所 | ゲイン可変方法、ゲイン可変光電変換素子、ゲイン可変光電変換セル、ゲイン可変光電変換アレイ、読み出し方法、および、回路 |
| US9641782B2 (en) | 2011-03-17 | 2017-05-02 | National Institute Of Advanced Industrial Science And Technology | Method of varying gain, variable gain photoelectric conversion device, variable gain photoelectric conversion cell, variable gain photoelectric conversion array, method of reading out thereof, and circuit thereof |
| JP2013225847A (ja) * | 2012-03-19 | 2013-10-31 | National Institute Of Advanced Industrial & Technology | 増幅形光電変換素子のゲイン可変方法、およびゲイン可変光電変換素子 |
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