JP3128885B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3128885B2 JP3128885B2 JP03234237A JP23423791A JP3128885B2 JP 3128885 B2 JP3128885 B2 JP 3128885B2 JP 03234237 A JP03234237 A JP 03234237A JP 23423791 A JP23423791 A JP 23423791A JP 3128885 B2 JP3128885 B2 JP 3128885B2
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- Japan
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- conductivity type
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、定電圧ダイオードを有する半導体装置に関する。
に、定電圧ダイオードを有する半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、図６に示すように
Ｎ型シリコン基板１の表面に設けた酸化シリコン膜２を
選択的にエッチングして開孔部を設け、この開孔部の周
囲に選択的にアクセプター不純物を拡散し、Ｐ型拡散層
１８を形成する。次にＰ型領域１８の内側にＰ型領域１
８よりアクセプター不純物濃度の高いＰ+ 型領域１９を
形成する。次にＰ型領域１８の外周にＮ+ 型領域２０を
形成後、Ｐ+ 型領域１９上の酸化シリコン膜を除去し、
開孔部のＰ+ 型領域１９及びＰ型領域１８に接続する電
極７とＮ型シリコン基板１の裏面に設けた電極８とを形
成し、定電圧ダイオードを構成する。
Ｎ型シリコン基板１の表面に設けた酸化シリコン膜２を
選択的にエッチングして開孔部を設け、この開孔部の周
囲に選択的にアクセプター不純物を拡散し、Ｐ型拡散層
１８を形成する。次にＰ型領域１８の内側にＰ型領域１
８よりアクセプター不純物濃度の高いＰ+ 型領域１９を
形成する。次にＰ型領域１８の外周にＮ+ 型領域２０を
形成後、Ｐ+ 型領域１９上の酸化シリコン膜を除去し、
開孔部のＰ+ 型領域１９及びＰ型領域１８に接続する電
極７とＮ型シリコン基板１の裏面に設けた電極８とを形
成し、定電圧ダイオードを構成する。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
は、ＰＮ接合のブレークダウン後の低電流域では、接合
内のキャリア密度の局所的ゆらぎによりショット雑音が
発生する。この雑音はブレークダウン電圧が高いほど大
きくなり、ツェナー電圧の高い定電圧ダイオードを回路
に組み込むと、雑音によって誤動作することがあるとい
う問題があった。
は、ＰＮ接合のブレークダウン後の低電流域では、接合
内のキャリア密度の局所的ゆらぎによりショット雑音が
発生する。この雑音はブレークダウン電圧が高いほど大
きくなり、ツェナー電圧の高い定電圧ダイオードを回路
に組み込むと、雑音によって誤動作することがあるとい
う問題があった。
【０００４】また、ツェナー電圧が高いものほど、半導
体基板の不純物濃度が低いので、動作抵抗が大きくなる
といった特性上の問題点があった。
体基板の不純物濃度が低いので、動作抵抗が大きくなる
といった特性上の問題点があった。
【０００５】
【課題を解決するための手段】本発明の第１の半導体装
置は、一導電型半導体基板の上面に設けた逆導電型のベ
ース領域と、前記ベース領域内に設けた一導電型のコレ
クタ領域及び一導電型のツェナーダイオードと、前記コ
レクタ領域及びツェナーダイオードと接続し且つ誘電体
膜を介して前記ベース領域との間にコンデンサを形成す
る電極とを備えている。
置は、一導電型半導体基板の上面に設けた逆導電型のベ
ース領域と、前記ベース領域内に設けた一導電型のコレ
クタ領域及び一導電型のツェナーダイオードと、前記コ
レクタ領域及びツェナーダイオードと接続し且つ誘電体
膜を介して前記ベース領域との間にコンデンサを形成す
る電極とを備えている。
【０００６】本発明の第２の半導体装置は、一導電型半
導体基板の上面に選択的に設けた逆導電型のベース領域
及びツェナーダイオードと、前記ベース領域内に設けた
一導電型のエミッタ領域と、前記ベース領域及びツェナ
ーダイオードと接続し且つ誘電体膜を介して前記半導体
基板との間にコンデンサを形成する電極とを備えてい
る。
導体基板の上面に選択的に設けた逆導電型のベース領域
及びツェナーダイオードと、前記ベース領域内に設けた
一導電型のエミッタ領域と、前記ベース領域及びツェナ
ーダイオードと接続し且つ誘電体膜を介して前記半導体
基板との間にコンデンサを形成する電極とを備えてい
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示す半導体
チップの断面図である。
チップの断面図である。
【０００９】図１に示すように、Ｎ型シリコン基板１の
表面に設けた酸化シリコン膜２を選択的にエッチングし
て第１の開孔部を設け、開孔部のＮ型シリコン基板１の
表面にアクセプター不純物を拡散してＰ型領域３を形成
する。次に、第１の開孔部を含む表面に酸化シリコン膜
を堆積して選択的に第２の開孔部を設けドナー不純物を
拡散してＰ型領域３内にＮ型領域４を形成してＮＰＮト
ランジスタ部を設け、同様にＰ型領域３内にＮ+ 型領域
５を形成して、Ｐ・Ｎ+ 接合のツェナーダイオード部を
設けＰ型領域３内にＰ+ 型領域６を形成してコンデンサ
部の一方の電極を設ける。次に、開孔部の表面に熱酸化
膜を設けてＮ型領域４及びＮ+ 領域５上の酸化膜を除去
し、アルミニウム層を選択的に設けて電極７を形成して
ＮＰＮトランジスタ部及びツェナーダイオード部とコン
デンサ部を接続し、Ｎ型シリコン基板１の裏面に電極８
を設け、図２に示す等価回路の複合素子を構成する。
表面に設けた酸化シリコン膜２を選択的にエッチングし
て第１の開孔部を設け、開孔部のＮ型シリコン基板１の
表面にアクセプター不純物を拡散してＰ型領域３を形成
する。次に、第１の開孔部を含む表面に酸化シリコン膜
を堆積して選択的に第２の開孔部を設けドナー不純物を
拡散してＰ型領域３内にＮ型領域４を形成してＮＰＮト
ランジスタ部を設け、同様にＰ型領域３内にＮ+ 型領域
５を形成して、Ｐ・Ｎ+ 接合のツェナーダイオード部を
設けＰ型領域３内にＰ+ 型領域６を形成してコンデンサ
部の一方の電極を設ける。次に、開孔部の表面に熱酸化
膜を設けてＮ型領域４及びＮ+ 領域５上の酸化膜を除去
し、アルミニウム層を選択的に設けて電極７を形成して
ＮＰＮトランジスタ部及びツェナーダイオード部とコン
デンサ部を接続し、Ｎ型シリコン基板１の裏面に電極８
を設け、図２に示す等価回路の複合素子を構成する。
【００１０】ここで、カソード（電極７）端子に正，ア
ノード（電極８）端子に負の電圧を印加していき、ある
電圧を越えるとＰ・Ｎ+ 接合のツェナーダイオードがブ
レークダウンして、ＮＰＮトランジスタのベースに電流
が注入され、トランジスタがオンする。トランジスタが
電流増幅するので、動作抵抗が１／ｈfeになる。
ノード（電極８）端子に負の電圧を印加していき、ある
電圧を越えるとＰ・Ｎ+ 接合のツェナーダイオードがブ
レークダウンして、ＮＰＮトランジスタのベースに電流
が注入され、トランジスタがオンする。トランジスタが
電流増幅するので、動作抵抗が１／ｈfeになる。
【００１１】図３は本発明の第１の実施例の電圧対電流
特性を示す図である。
特性を示す図である。
【００１２】図３に示すようにトランジスタの出力（コ
レクタ）からコンデンサを通してトランジスタの入力
（ベース）にツェナーダイオードの雑音電圧を負帰還さ
せ、出力特性の雑音を小さくすることができる。
レクタ）からコンデンサを通してトランジスタの入力
（ベース）にツェナーダイオードの雑音電圧を負帰還さ
せ、出力特性の雑音を小さくすることができる。
【００１３】図４は本発明の第２の実施例を示す半導体
チップの断面図である。
チップの断面図である。
【００１４】図４に示すよに、Ｐ型シリコン基板９の表
面に設けた酸化シリコン膜１０を選択的にエッチングし
て第１の開孔部を設けドナー不純物を拡散し、Ｎ型領域
１１ａ，１１ｂを形成する。次に、Ｎ型領域１１ａ，１
１ｂ内に夫々Ｐ型領域１２ａ，１２ｂを形成して、ＰＮ
Ｐトランジスタ部を作る。また、Ｐ型シリコン基板９の
表面に選択的にＮ+ 型領域１３を形成して、Ｐ・Ｎ+ 接
合のツェナーダイオード部を設け、更にＰ型シリコン基
板９の表面に選択的にＰ+ 型領域１４を形成してコンデ
ンサ部の一方の電極を設ける。次に、開孔部の表面に熱
酸化膜を設けてＰ型領域１２ａ，１２ｂ及びＮ+ 型領域
１３の酸化膜を開孔し、アルミニウム層を選択的に設け
て電極１５ａ，１５ｂ，１５ｃを形成し、Ｐ型シリコン
基板９の裏面に電極１６を設け、図５に示す等価回路の
複合素子を構成する。
面に設けた酸化シリコン膜１０を選択的にエッチングし
て第１の開孔部を設けドナー不純物を拡散し、Ｎ型領域
１１ａ，１１ｂを形成する。次に、Ｎ型領域１１ａ，１
１ｂ内に夫々Ｐ型領域１２ａ，１２ｂを形成して、ＰＮ
Ｐトランジスタ部を作る。また、Ｐ型シリコン基板９の
表面に選択的にＮ+ 型領域１３を形成して、Ｐ・Ｎ+ 接
合のツェナーダイオード部を設け、更にＰ型シリコン基
板９の表面に選択的にＰ+ 型領域１４を形成してコンデ
ンサ部の一方の電極を設ける。次に、開孔部の表面に熱
酸化膜を設けてＰ型領域１２ａ，１２ｂ及びＮ+ 型領域
１３の酸化膜を開孔し、アルミニウム層を選択的に設け
て電極１５ａ，１５ｂ，１５ｃを形成し、Ｐ型シリコン
基板９の裏面に電極１６を設け、図５に示す等価回路の
複合素子を構成する。
【００１５】ここで、カソード（電極１５ｃ）端子に
正，アノード（電極１６）端子に負の電圧を印加してい
き、ある電圧を越えるとＰ・Ｎ+ 接合のツェナーダイオ
ードがブレークダウンして、ＰＮＰトランジスタのベー
スに電流が流れ、トランジスタがオンする。トランジス
タが電流増幅するので動作抵抗が小さくなる。コンデン
サを通して、トランジスタのベースに雑音電圧を負帰還
させているので、雑音が小さくなる。
正，アノード（電極１６）端子に負の電圧を印加してい
き、ある電圧を越えるとＰ・Ｎ+ 接合のツェナーダイオ
ードがブレークダウンして、ＰＮＰトランジスタのベー
スに電流が流れ、トランジスタがオンする。トランジス
タが電流増幅するので動作抵抗が小さくなる。コンデン
サを通して、トランジスタのベースに雑音電圧を負帰還
させているので、雑音が小さくなる。
【００１６】
【発明の効果】以上説明したように本発明は、半導体基
板にツェナーダイオード部とツェナー電流を増幅するト
ランジスタ部と雑音電圧をトランジスタに負帰還させる
コンデンサ部を形成することにより動作抵抗と雑音を小
さくできるという効果を有する。
板にツェナーダイオード部とツェナー電流を増幅するト
ランジスタ部と雑音電圧をトランジスタに負帰還させる
コンデンサ部を形成することにより動作抵抗と雑音を小
さくできるという効果を有する。
【図１】本発明の第１の実施例を示す半導体チップの断
面図。
面図。
【図２】本発明の第１の実施例の等価回路図。
【図３】本発明の第１の実施例の電圧対電流特性を示す
図。
図。
【図４】本発明の第２の実施例を示す半導体チップの断
面図。
面図。
【図５】本発明の第２の実施例の等価回路図。
【図６】従来の半導体装置の一例を示す半導体チップの
断面図。
断面図。
１ Ｎ型シリコン基板 ２，１０ 酸化シリコン膜 ３，１２ａ，１２ｂ，１８ Ｐ型領域 ４，１１ａ，１１ｂ Ｎ型領域 ５，１３，２０ Ｎ+ 型領域 ６，１４，１９ Ｐ+ 型領域 ７，８，１５ａ，１５ｂ，１５ｃ，１６ 電極 ９ Ｐ型シリコン基板
フロントページの続き (56)参考文献 特開 昭48−22286（ＪＰ，Ａ) 特開 昭48−81490（ＪＰ，Ａ) 特開 昭58−114456（ＪＰ，Ａ) 特開 昭59−14670（ＪＰ，Ａ) 特開 昭60−103658（ＪＰ，Ａ) 特開 昭49−58726（ＪＰ，Ａ) 特開 昭59−22368（ＪＰ，Ａ) 実開 昭59−128748（ＪＰ，Ｕ) 実開 昭62−204352（ＪＰ，Ｕ) 実公 昭46−14339（ＪＰ，Ｙ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8222 H01L 21/822 H01L 27/04 H01L 27/06 H01L 29/866
Claims (2)
- 【請求項１】 一導電型半導体基板の上面に設けた逆導
電型のベース領域と、前記ベース領域内に設けた一導電
型のコレクタ領域及び一導電型のツェナーダイオード
と、前記コレクタ領域及びツェナーダイオードと接続し
且つ誘電体膜を介して前記ベース領域との間にコンデン
サを形成する電極とを備えたことを特徴とする半導体装
置。 - 【請求項２】 一導電型半導体基板の上面に選択的に設
けた逆導電型のベース領域及びツェナーダイオードと、
前記ベース領域内に設けた一導電型のエミッタ領域と、
前記ベース領域及びツェナーダイオードと接続し且つ誘
電体膜を介して前記半導体基板との間にコンデンサを形
成する電極とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03234237A JP3128885B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03234237A JP3128885B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575029A JPH0575029A (ja) | 1993-03-26 |
| JP3128885B2 true JP3128885B2 (ja) | 2001-01-29 |
Family
ID=16967836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03234237A Expired - Fee Related JP3128885B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128885B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202224A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置 |
| KR100621370B1 (ko) * | 2004-06-08 | 2006-09-08 | 삼성전자주식회사 | 쇼트키 다이오드를 포함한 집적회로구조물 및 그 제조방법 |
| EP4250569A3 (en) * | 2018-05-30 | 2023-12-13 | Search For The Next Ltd | A circuit and device including a transistor and diode |
-
1991
- 1991-09-13 JP JP03234237A patent/JP3128885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575029A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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