JPS5918869B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS5918869B2 JPS5918869B2 JP50096716A JP9671675A JPS5918869B2 JP S5918869 B2 JPS5918869 B2 JP S5918869B2 JP 50096716 A JP50096716 A JP 50096716A JP 9671675 A JP9671675 A JP 9671675A JP S5918869 B2 JPS5918869 B2 JP S5918869B2
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- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、とくに集積注入論理回路（Ｉｎｔ
ｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）以下Ｉ
ＩＬと略す）の素子特性を改善した半導体装置に関する
ものである。
ｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）以下Ｉ
ＩＬと略す）の素子特性を改善した半導体装置に関する
ものである。
以下、本発明を実施例によつて説明する。
第１図は本発明の第１の実施例を示し、本発明の原理説
明図を第４図に示す。
明図を第４図に示す。
第４図の端子Ｅ、Ｂ、Ｃはそれぞれトランジスタのエミ
ッタ、ベース、コレクタに対応し、Ｎ、Ｐ、Ｎ＋、等は
不純物の導電形と濃度の程度を示したものである。また
この図ではＰ形のベース層からＮ形のエミツタヘ注入さ
れるホールのふるまいだけに注目して図式化しており、
ＬｐはＮ形層内におけるホールの拡散表を示し、ＬはＮ
形層の厚みを示している。すなわち、第４図ａにおいて
エミッタのＮ形層が十分厚いものとすると、ベース・エ
ミッタ間が正バイアスされたとき、ベースからの注入さ
れたホールは指数関数的に減少する。そしてその濃度勾
配がホール電流に比例する。ところで同図ｂのようにホ
ールの拡散長Ｌｐよりも薄いＮ形層（Ｌ＜Ｌｐ）とＮ＋
層がある場合には、Ｎ＋層はホールの電位障壁を形成し
、このため、注入されたホールはＮ層内に蓄積される。
そのポテンシャルバリアを越えたものがＮ＋層を拡散す
るが、その量は極度に小さくなる（高濃度のため）。ゆ
えにベース層からの注入ホールの量はＮ層内にたまるが
、Ｎ層内の濃度勾配はほとんどなく、Ｎ＋層内の濃度勾
配によつてホール電流が定まる。すなわち同図ａに比し
、ｂの場合はＮ＋層の存在のためホール電流は著るしく
抑えられることになる。この効果はＰ層とＮ＋層の間隔
ＬがＮ層内のホールの拡散長Ｌ，より小なるところで大
である。つまりＯくＬ＜Ｌｐを満足するかぎりこの効果
がある。さて第１図の例は上記の効果を利用したもので
、１１Ｌ回路を形成しているＰ形層７，８よりもＬだけ
距離を訃いてＮ＋層の柱５，６を設けたものである。こ
の構造にすると上記した原理により、Ｐ形層７，８から
注入されたホールはＮ＋層２，５，６で囲まれたＮ形層
３内に蓄積されるが、ホール電流としてはＮ＋層内での
わずかな再結合電流しか流れず、ホールに対して電位障
壁としての役目を果たしている。いいかえればＩＩＬ回
路の動作にとつて無効電流であるホール電流を減少させ
る役目を果たしている。Ｎ形層３の厚みは５〜１０μｍ
程度であり、Ｎ形層の比抵抗を５Ω？とするとホールの
拡散長はＬｐｌＯＯμｍにもなるので、Ｌとしてはしく
１００１ｔｍ程度ならば十分その役目を果たす。すなわ
ち、Ｎ＋層の柱５，６の役目はＰ形層７，８から距離を
お一くのにＯくしく１００μｍであればどこでもよいこ
とになる。な訃、図において１は半導体基板、２はＮ＋
形の半導体領域、３はＮ形のエピタキシヤル層、４はｐ
＋形分離層、１１〜１６は電極端子である。つぎに本発
明による実施例を第２図に示す。これはＮ形層３の表面
部では通常パシベーシヨンのためＳｉＯ２層（図示せず
）が存在するが、この表面の界面部分では結晶の不完全
性やＳｉＯ２層との相互作用等によつてトラツプが存在
することが多く、いわゆる注入されたホールの表面再結
合が生じやすい。このため、前記した理論通りに注入さ
れたホールがＮ形層３内で蓄積されずに、この表面部分
の再結合によつてホール電流が流れ、ＩＩＬ回路の無効
電流を増加させることがある。これを防止するために、
表面部に浅いＮ＋層２０，２１を設けたのが本実施例で
ある。これにより注入されたホールはＮ形層３の表面部
でもＮ＋層２０，２１による電位障壁により反発されて
表面再結合の再結合電流が抑制され、無効なホール電流
が減少する。第３図は本発明の別な実施例で集積密度向
上について説明するものである。
ッタ、ベース、コレクタに対応し、Ｎ、Ｐ、Ｎ＋、等は
不純物の導電形と濃度の程度を示したものである。また
この図ではＰ形のベース層からＮ形のエミツタヘ注入さ
れるホールのふるまいだけに注目して図式化しており、
ＬｐはＮ形層内におけるホールの拡散表を示し、ＬはＮ
形層の厚みを示している。すなわち、第４図ａにおいて
エミッタのＮ形層が十分厚いものとすると、ベース・エ
ミッタ間が正バイアスされたとき、ベースからの注入さ
れたホールは指数関数的に減少する。そしてその濃度勾
配がホール電流に比例する。ところで同図ｂのようにホ
ールの拡散長Ｌｐよりも薄いＮ形層（Ｌ＜Ｌｐ）とＮ＋
層がある場合には、Ｎ＋層はホールの電位障壁を形成し
、このため、注入されたホールはＮ層内に蓄積される。
そのポテンシャルバリアを越えたものがＮ＋層を拡散す
るが、その量は極度に小さくなる（高濃度のため）。ゆ
えにベース層からの注入ホールの量はＮ層内にたまるが
、Ｎ層内の濃度勾配はほとんどなく、Ｎ＋層内の濃度勾
配によつてホール電流が定まる。すなわち同図ａに比し
、ｂの場合はＮ＋層の存在のためホール電流は著るしく
抑えられることになる。この効果はＰ層とＮ＋層の間隔
ＬがＮ層内のホールの拡散長Ｌ，より小なるところで大
である。つまりＯくＬ＜Ｌｐを満足するかぎりこの効果
がある。さて第１図の例は上記の効果を利用したもので
、１１Ｌ回路を形成しているＰ形層７，８よりもＬだけ
距離を訃いてＮ＋層の柱５，６を設けたものである。こ
の構造にすると上記した原理により、Ｐ形層７，８から
注入されたホールはＮ＋層２，５，６で囲まれたＮ形層
３内に蓄積されるが、ホール電流としてはＮ＋層内での
わずかな再結合電流しか流れず、ホールに対して電位障
壁としての役目を果たしている。いいかえればＩＩＬ回
路の動作にとつて無効電流であるホール電流を減少させ
る役目を果たしている。Ｎ形層３の厚みは５〜１０μｍ
程度であり、Ｎ形層の比抵抗を５Ω？とするとホールの
拡散長はＬｐｌＯＯμｍにもなるので、Ｌとしてはしく
１００１ｔｍ程度ならば十分その役目を果たす。すなわ
ち、Ｎ＋層の柱５，６の役目はＰ形層７，８から距離を
お一くのにＯくしく１００μｍであればどこでもよいこ
とになる。な訃、図において１は半導体基板、２はＮ＋
形の半導体領域、３はＮ形のエピタキシヤル層、４はｐ
＋形分離層、１１〜１６は電極端子である。つぎに本発
明による実施例を第２図に示す。これはＮ形層３の表面
部では通常パシベーシヨンのためＳｉＯ２層（図示せず
）が存在するが、この表面の界面部分では結晶の不完全
性やＳｉＯ２層との相互作用等によつてトラツプが存在
することが多く、いわゆる注入されたホールの表面再結
合が生じやすい。このため、前記した理論通りに注入さ
れたホールがＮ形層３内で蓄積されずに、この表面部分
の再結合によつてホール電流が流れ、ＩＩＬ回路の無効
電流を増加させることがある。これを防止するために、
表面部に浅いＮ＋層２０，２１を設けたのが本実施例で
ある。これにより注入されたホールはＮ形層３の表面部
でもＮ＋層２０，２１による電位障壁により反発されて
表面再結合の再結合電流が抑制され、無効なホール電流
が減少する。第３図は本発明の別な実施例で集積密度向
上について説明するものである。
すなわち、深いＮ＋層の柱５，６を、第３図に示すよう
にＩＩＬの１組の回路ＣＫｔｌ，２，・・・・・・ｎか
らなるものをいくつかまとめてとり囲むように配置する
。これはＣＫｔｌ〜ｎからのホール電流をまとめてＮ＋
層で阻止するものである。このようにしても、ＩＩＬ回
路のどのＰ形層からもＮ＋層５，６までの距離がＬ＜Ｌ
，なるようにして卦けば前記までの議論が適用され、ホ
ール電流を抑えることができる。そして上記のようにＮ
＋層５，６がいくつかの１１Ｌ回路をまとめて囲むよう
に形成するので、従来の１つ１つのＩＩＬ回路を囲む場
合に比べてＮ＋層の形成する面積が著るしく減少し、集
積密度を増加させることができる。な訃この実施例に訃
いてＩＩＬ回路間にＮ形層３の表面部に浅いＮ＋層２０
を図のように形成して表面部の再結合電流を抑えるよう
にする場合も合わせて適用してもよいことはいうまでも
ない。な｝、第２図、第３図に訃いて、第１図と同一部
位は同一符号で示してある。
にＩＩＬの１組の回路ＣＫｔｌ，２，・・・・・・ｎか
らなるものをいくつかまとめてとり囲むように配置する
。これはＣＫｔｌ〜ｎからのホール電流をまとめてＮ＋
層で阻止するものである。このようにしても、ＩＩＬ回
路のどのＰ形層からもＮ＋層５，６までの距離がＬ＜Ｌ
，なるようにして卦けば前記までの議論が適用され、ホ
ール電流を抑えることができる。そして上記のようにＮ
＋層５，６がいくつかの１１Ｌ回路をまとめて囲むよう
に形成するので、従来の１つ１つのＩＩＬ回路を囲む場
合に比べてＮ＋層の形成する面積が著るしく減少し、集
積密度を増加させることができる。な訃この実施例に訃
いてＩＩＬ回路間にＮ形層３の表面部に浅いＮ＋層２０
を図のように形成して表面部の再結合電流を抑えるよう
にする場合も合わせて適用してもよいことはいうまでも
ない。な｝、第２図、第３図に訃いて、第１図と同一部
位は同一符号で示してある。
第１図はＩＩＬ回路装置の構成例を示す断面図、第２図
および第３図は各々本発明の半導体装置の例を示す断面
図、第４図は本発明の原理を説明するための図である。 １：半導体基板、２：高濃度の不純物領域、３：エビタ
キシヤル層、４：分離層、５，６，２０：高濃度の不純
物領域、７，８：不純物領域、１１〜１６：電極。
および第３図は各々本発明の半導体装置の例を示す断面
図、第４図は本発明の原理を説明するための図である。 １：半導体基板、２：高濃度の不純物領域、３：エビタ
キシヤル層、４：分離層、５，６，２０：高濃度の不純
物領域、７，８：不純物領域、１１〜１６：電極。
Claims (1)
- １ 第１の導電形を有する第１の領域と、この第１の領
域中に形成された第２の導電形を有する第２および第３
の領域と、この第２の領域中に形成された少なくとも１
つの第１の導電形を有する第４の領域を少なくとも有す
る集積注入論理回路装置が複数個形成された半導体装置
であつて、前記第１の領域中に設けられた複数の前記第
２、第３の領域をとりまくように高濃度の第１導電形を
有する第５の領域を少なくとも上記第２および第３の領
域から注入される少数キャリアの拡散長と同程度かもし
くはそれよりも少なる位置に形成し、前記第２の領域の
うちの所望の少なくとも１組の間に存在するところの前
記第１の領域の表面部に、これら所望の１組に接する高
濃度の第１の導電形を有する第６の領域を設けた構造を
少なくとも有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50096716A JPS5918869B2 (ja) | 1975-08-11 | 1975-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50096716A JPS5918869B2 (ja) | 1975-08-11 | 1975-08-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5220775A JPS5220775A (en) | 1977-02-16 |
| JPS5918869B2 true JPS5918869B2 (ja) | 1984-05-01 |
Family
ID=14172457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50096716A Expired JPS5918869B2 (ja) | 1975-08-11 | 1975-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918869B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242240A (ja) * | 1984-05-15 | 1985-12-02 | 日本鋼弦コンクリ−ト株式会社 | コンクリ−ト用ボルトの取付方法 |
-
1975
- 1975-08-11 JP JP50096716A patent/JPS5918869B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5220775A (en) | 1977-02-16 |
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