JPS6010778A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置、特にノ々イポーラ型トランジスタ
半導体装置及びその製造方法に関するものである。

〔発明の技術的背景とその問題点〕

一般にノ々イポーラ型トランジスタ全スイッチング素子
として使用しｆＣ，場合、入力と出力とΩ関係は第１図
に示すような波形となる。即ち、入力信号として階段波
形の信号をノ々イポーラ型トランジスタに印加すると、
出力波形は入力信号の立上シ時刻ｉｏから少し遅れ′た
時間ｔｌ後に立上シ始め、その後時刻ｔ２以降で始めて
飽和値に近付き、入力信号が時刻１３で瞬間的に立下っ
ても飽和状態を維持し、時刻ｔ４で飽和点を脱し、立下
シ始め、時刻ｔ５で入力信号が零になった時点で完全に
立下る。このような動作において、時刻ｔｏ”−ｔｌ迄
の間を遅延時間ｔ、と呼び、時刻ｔ１〜ｔ３迄の時間を
コレクタ電流Ａルスの上昇時間ｔｒと呼び、時刻１３〜
ｔ４迄の時間を蓄積時間ｔ、と呼び、時刻ｔ４〜１．迄
の時間を下降時間１（と呼ぶ。

したがって、トランジスタのスイッチング性能を向上さ
せるには、これらｔｄ、ｔｒ’、ｔａ、ｔｆ’！ｊ小さ
くすればよい、その手段としてパターンの微細化をはか
ｐペースおよびコレクタ面積を縮少し、コレクタにおけ
るキャリアの蓄積効果を極力少なくすることが大切な要
因の一つである。しかしながら近年においては、スイッ
チングレギュレータの菌性能なものが要求されるように
なった。つ′ｌ！！−シ入力ＡＯ２００Ｖラインとして
、スイッチングパワートランジスタの耐圧（ＶＯＥＯ）
が８００ｖ以上のものが要求されるようになった。当然
のごとく高耐圧なトランジスタはコレクタ面積ヲ大きく
しなければならない゛。つ′マシ閥耐圧のトランジスタ
を得るために高周波特性はある程度犠牲にせざるを得な
かった。

一般にノぐワートランジスタは、同じ消費電力でも低電
圧、大電流領域の動作に比べ、高電圧、小電流の動作で
しばしげ破壊しやすい現象が認められている。後者の領
域での破壊は２次降伏と関連する。これは大電流を扱う
ための広い面積を持ったトランジスタが、特にこの領域
で電流分布の均一性をくずしやすい状態に置かれるため
に起こる］ 現象である。すなわち、ある一定の要因によって引き起
こされた局部的電流集中がその周囲の接合温度を上昇さ
せ、接合の特性を変化させ、更に局部的な電流増加を促
すという一種の正帰還作用がそのメカニズムであると考
えられていた。電流が局部に集中する要因には結晶欠陥
などの不規則なものもあるが、エミッタの周辺や中央な
ど、トランジスタ動作に関係したノぞターンの工夫で避
けられるものも多い。また一般にはコレクタ領域の抵抗
率と厚さ、４−ス領域の厚さなどを増やすことによって
も避けられる。しかし、そうすると昼速−高周波特性は
悪化するという問題があった。

そこで最近、エミッタ拡散ぞターンの周辺長を太きくシ
、集中電流の密度を小さくシ、かつ従来のくし形や矩形
に分割したマルチエミッタタイプよりもエミッタ面積が
大きくでき、さらに上記集中電流の密度を小さくするた
め工夫された第２図のような断面構造及び第３図に示す
ノぐターン構造を有する格子（メツシュ）エミッタトラ
ンジスタが一般的となって来た。この装置の特徴として
、エミッタを多数のユニット／ぐターンに分割すること
で周辺長を大きくシ、更に各ユニットパターンを格子形
にして、オン状態からオフ状態に移行する場合の電流集
中がエミッタパターンの中心部の小面積の部分ではなく
、格子内側の比較的大面積の部分に起こるようにしさら
にエミッタに安定化抵抗を入れ、安全動作領域（ＡＳＯ
）ｉ大きくシ、高周波特性の向上をはかつている。又、
これと平行して微細化も行なわれ、Ａ／−電極線やエミ
ッタ拡散の深さ等を考慮し、ベースコンタクトホールあ
るいはエミッタパターン等を極力最小にしている。

しかしながら、これらエミッタ領域およびベースコンタ
クトホールを極力小さくするには、どうしても、エミッ
タ電極Ａｔ線と、ペース電極Ａｔ線の占める面積がシリ
コンチップ内に大きく、このためＡｔ電極幅によってエ
ミッタパターンが決定されるようになる。従来エミッタ
電流容量および、リソグラフィーの関係上Ａｔ電極線幅
を例えば２０〜４０μｍにしている場合が多い。したが
ってき−スＡｌ電極線は例えば６０〜８０　ｐｍ以上の
間隔を設けて形成しなければならない（シースＡｔ電極
間にエミッタＡｌ電極が存在するため）よって、エミッ
タのパターン幅（エミッタ領域幅）はＡｔ電極線幅で決
定され、これ以上の縮小は困難である。そこで第２図、
第３図に示すように、格子エミッタトランジスタは、エ
ミッタパターン４ａと４ｂあるいは４Ｃと４ｄの中間に
ペース領域３０を設け、広いエミッタ面積での電流の集
中を防ぎ、これによってエミッタ幅金極力小さくし、か
つエミッタの周辺長を長くした。これら各図において、
ｌはｎ＋型子牛導体層２はｎ型半導体層でコレクタ領域
、５は酸化膜で、４はｎ＋型型詰結晶シリコンエミッタ
安定化抵抗である。当然エミッタＡｔ電極線７ａは、Ｏ
Ｖ　Ｄ−８ｉ０ｘ６　ｔ−介して、前記ペース領域３Ｃ
の上方に形成されるゆえ、ペース領域３Ｃは表面からｈ
ｔ電極線の引き出しは不可能である。そこで、エミッタ
直下のペース領域３ａと接続されているだけで、第３図
ではちょうど電位が加わっておらず浮いているように見
え、見かけ上の浮遊ペース３Ｃである。よってこの上を
エミッタＡｔ電極線７ａｅ配置することによってエミッ
タの微細化がｈｔ電極線にとられれずに可能となり、エ
ミッタ周辺長も大きく得、さらにエミッタ電流の局部的
な集中全防ぎ、高耐圧、高周波特性を可能としている所
に格子エミッタトランジスタの最大の特徴がある。一方
、スイッチング動作しているノぞワートランジスタは、
オン状態からオフ状態にする時の蓄積時間ｔｓならびに
１時間ｔｆによって、大きくスイッチングスビーＰが異
なる。つまりペース直下のコレクタ領域に蓄積している
ホールをペースに逆ノ々イアスを印加し。

強制的に取り除き、蓄積時間ｔｓと下降時間ｔｆを小さ
くしている。しかしながら、前記格子エミッタトランジ
スタでは表面に露出しているペース層のうち一部Ａｔ’
電極線を取シ出していない部分（以下浮遊ペース）が存
在する。したがって、ペースに逆ノ々イアスを加え、ペ
ース周囲のコレクタおよび堅−ス領域中に蓄積している
ホールを素速く取シ除く（ペースＡｔ電極に逆）々イア
スを印加して、ホールを引き抜く）場合、どうしても見
か　］け上の浮遊ペース、ならびに該見かけ上の浮遊ペ
ース周囲のコレクタ領域中のホールが他の部分（ペース
３ｂとその周囲のコレクタ領域）よりも引き抜く時間が
遅くなる。他のノぐターンは均等にペースＡｔ電極７ｂ
で引き抜かれるが、見かけ上の浮遊ペース３ｃは直接Ａ
／−電極との接続がなく、エミッタ直下のペース３ａと
接続されているだけである。該ペースは、通常、ＩＯで
はピンチ抵抗としてよく用いられ、そのためペース抵抗
が高く、天動的なペース面積が増加し、ペースに逆ノセ
イアスが印加されてもこの高い抵抗層のペースを通って
ホール全列き抜くには他の部分よシ多く時間がかかる。

これが強いてはスイッチングタイムの特に蓄積時間ｔｓ
あるいは下降時間ｔｆヲ大きくする要因の一つでもある
。

〔発明の目的〕

本発明は前記事情に鑑みてなされたものであ夛、スイッ
チング動作の高速化高性能化及び集積度の向上が図れる
ノ々イポーラ型半導体装置及びその製造方法を提供する
こと全目的とするものである。

〔発明の実施例〕

以下実施例によシ本発明を具体的に説明する。

第４図（ａ）〜（ｆ）は本発明の半導体装置の一例たる
ノ々イポーラ型ｎｐ　ＨｉＲクワ−ランジスタの製造方
法を工程順に示す工程断面図でちゃ、第５図（ａ）　、
　（ｂ）はその平面ノぐターン図で１ある。以下順次説
明する。

尚、第２図及び第３図に示した装置におけるものと対応
する部分については同−符号上付すものとする。

先ず、ｎ型半導体基板２を用意し、その下面にｎ＋型型
溝導体層１ｔｌ形成し、前記ｎ型半導体基板２の表面に
例えば約１０００λ程度の厚さの酸化膜５ａを形成する
。そして、ペース領域を得るためにフォトエツチング技
術を用いて酸化膜５ａ上に７オトレジスト膜８を選択的
に形成した後、このフォトレジスト膜８′１にマスクと
してボロンイオンＢ、ｒを、２Ｘ１０”ｃ！ｎ−”のド
ーズ量と１ＱＱＫｅＶの加速電圧にて半導体基板２内に
打ち込む（第４図（ａ）の工程）。

その後、前記フォトレジスト膜８をマスクとして前記酸
化膜５ａ′ｖｌ−選択的にエツチングする（第４図（ｂ
）の工程）。

次の前記フォトレジスト膜８を除去した後イオン注入さ
れｆｃセロンイオンＢｒを例えば１２００℃の雰囲気中
で約２０μｍ拡散させてＰ型半導体層であるペース領域
３及びガーｒリング３ｄ’を同時形成した後１表面に約
５００ＯＡの酸化膜５ｂｆｆｉ形成する（第４図（ｃ）
の工程）。

その後、再びフォトエツチング技術を用いて選択的に例
えばＰｏｃ４等によるｎ　拡散全豹１０μｍ程度の深さ
で行うととによシ選択的にエミッタ領域たるｎ　型半導
体層４ａｓ４ｂ、４ｃｅ形成した後。

表面を酸化して酸化膜５ｃを形成する（第４図（ｄｉの
工程）。このとき、エミッタ領域はペースとなるＰ型半
導体層３　ｂ　＋　３　ｃに対してちょうど格子状を呈
するように形成する。

次に再びフォトエツチング技術を用いてチャンネルスト
ツノξとなるｎ　層形成予定の酸化膜と。

ペースであるＰ型半導体層３ｃと、エミッタたるｎ＋型
型溝導体層４ａ〜４ｃ６酸化膜５ｃを選択的に開口し、
この上にアンｒ−ゾ多結晶シリコン層を形成し、更に該
多結晶シリコン層の表面から例えばＰ　ｇ　ｃ　４等で
ｎ＋拡散を施し、選択的に計型多結晶シリコン層６ａ、
６ｂ、６ｃ’ｒ形成する。このとき、前記アンドープ多
結晶シリコン上にｐ　、　ｃ　ｔＪ等でｎ＋拡散を施す
際、更に拡散時ｔｂＪを増し、チャンネルストツノぐと
なるｎ＋十層２ａ及び、見かけ上の浮遊ペース３ｃへ表
面からｎ土層４１ａ全形成する（第４図（Ｃ）、第５図
（ａ））。

シカル後、全ｍｔ／Ｃ例えばＯＶＤ　８　ｉ　０２　ｆ
　３０００　Ａ堆積して絶縁膜９を形成した後、これ全
１０００℃の雰囲気でアニールを行いペース３ｂと、エ
ミッタの安定化抵抗に用いたｎ多結晶シリ３７層６ａと
見かけ上の浮遊ペース部分に形成されたｎ土層４１ａと
接続されているｎ十多結晶シリコン６ｂのスルーホール
（コンタクトホール）１０，１１．１２を形成する（第
４図（ｆ）、第５図（ｂ））。続いてアルミニウム（Ａ
　’ｔ　）金属膜７８〜７ｃｋ選択的に形成し、第４図
（ｆ）及び第５図（ｅ）に示すような半導体装置を４６
°　。

ここで、第５図（ａ）　、　（ｂ）全参照して平面パタ
ーンの形状を詳述する。平面形状においてベース領域３
内表面に形成されるエミッタ領域４ａ、４ｂはそれぞれ
分岐部となるように形成されるので、その近傍のペース
領域表面部分はエミッタ領域に挾まれた部分毎に分割領
域３ｂ、３ｃとなるように配置されることになる。そし
て、浮遊ペース表面に形成されるｎ”＃　４１　ａ　と
ペース電極７ｂとを接続する友めの多結晶シリコン層（
電極層）６ｂは図示上下、左右に交差する。つｔＪ）ｒ
＋Ｊ字形状となシ、またエミッタ領域４ａと、エミッタ
電極７ａとを接続する多結晶シリコン層（電極層）６ａ
は前記複数の「十」字形状の電極層６ｂ間の空間部分を
埋めるような形状、つま夛「工」字形状を有するように
形成される。このようなパターンとすることによって集
積度の向上を図っている。

上記製造方法は単なる一例であ９１種々の変形実施が可
能であることは言う迄もない。例えばエミッタ領域ｎ＋
型半導体層４８〜４ｃを形成する方法としては燐インシ
ラ、燐不純物をＰ−プした０ＶＤ−８ｉ０２　（ＰＥＧ
）等によって形成してもよい。又、エミッタの安定化抵
抗として用いているｎ＋＋結晶シリコン６　ａ　ｓ’　
６　ｃは堆積する際に燐又はヒ素をガスＰ−ぎングして
ｎ＋）＋１−ブト多結晶シリコンとして形成しても良い
し、アンＰ−プ多結晶シリコン中に燐又はヒ素等をイオ
ン注入して形成してもよい。

更にアンドープ多結晶シリコン上にＣ！ＶＤ−８＋０２
６の代シにＰＥＧを堆積させ、とのＰＥＧから燐をアン
Ｐ−プ多結晶シリコン中に拡散させて、ｎ＋＋結晶シリ
コンとし、更に見かけ上の浮遊に一ス３ｃ部分へｎ＋Ｍ
４１ａと、チャンネルストツノ”ｎ”７＊４２ａ’に形
成してもよい。又、多結晶シリコン層の代りに非晶質シ
リコン層や高融点シリサイＰ膜を用いてもよい。尚、前
記実施例ではｎｐｎ型バイポーラトランジスタを構成す
る場合について説明したが。

全ての導電型を逆にしてｐｎｐノ々イボーラトランジス
タを構成する場合であっても本発明は同様に適用できる
。

〔発明の効果〕

以上詳述した本発明装置によれば、これをスイッチング
素子に適用した場合、スイッチングタイム特に蓄積時間
ｔｓと下降時間ｔｘ（を短縮する仁とができ、高速化、
高性能化を達成できる。

以上のことを前記第４図（ｆ）、第５図（ａｌ　、（ｂ
ｌ及び第６図を参照して詳細に説明する。

第６図に示すように、１層４１ａは？多結晶シリコンを
介してＡｔ電極線によりペース（、Ｂａ５ｅ）の９層３
ｂと接続されている。よって、このトランジスタがオン
状態のとき、ペースの９層３ｂに順ノ々イアスが印加さ
れ、エミッタ（Ｅｒｒ、目ｔｅｒ）　４　ｂからコレク
タ（Ｃｏｌｌｅｃｔｏｒ）層１へ電流が流れる。このと
きｎ＋層４１ａと１層３ｃとの間は逆バイアス状態とと なシ層層４１ａｐ層３ｃとの間にはアノ々ランシエブレ
ークダウンが起る迄電流は流れない。即ち、一層４１ａ
から１層３ｃへはキャリアの流入は殆んど生じない。次
にトランジスタがオフ状態になったとき、ペースたる９
層３ｂは逆バイアス状態となシ、エミッタたるｎ＋層４
ａ、４ｂ、４ｃ中やペース３ａ、３ｂ、３ｃ中のホール
がペース電極の方へ引き抜かれる。そこで、ｎ＋層４１
ａと２層３０間は今度は順方向とな９９層３　ｃ　、　
３　ａ　＋ｎ＋層４１ａ中のホールが該ｎ＋層４１ａと
接続している電極６ｂ、７ｂを介して引き抜かれ、これ
によりスイッチンダタイム特に蓄積時間ｔ５と下降時間
１（を短縮して高速化を可能としている。そして、第４
図（ｅ）からも明らかなように前記ｎ＋層４１ａの電極
はシート抵抗の低いｎ＋多多結晶シリコ端層６ｂ’介し
て引き出されているため、この上にエミッタＡｔ電極線
７３を配置することが容易となる。このため、エミッタ
、ペースのＡ４極７ａ’、７ｂの幅を従来よシも狭くす
るととがり能とな夛、エミッタの周辺長も大きくできる
。従ってスイッチング動作時の遅姑時間ｔ、及び上昇時
間ｔｒを短縮化できるばかシでなく、ツクターンの微細
化が可能となり集積度の向上が図れ、かつ安全動作領域
（Ａ８０）も広く確保できる。

又、前記製造工程中７オトレジスト膜奮マスクとしてイ
オンインプラを行った後、同一のフォトレジスト膜をマ
スクにして酸化膜をエツチングしてエミッタ窓開を行っ
ているので、従来のようにエミツタ窓開時のフォトエツ
チングの際のマスクｅ　ｅ　’ｋ　、９１　ｉｃイ□ヵ
ゎヵゆゎ、５ケい、８．よ２．′その工程を省略できる
という利点もある。

【図面の簡単な説明】

第１図はノ々イポーラトランジスタのスイッチング動作
を説明するための波形図、第２図は従来のリングエミッ
タトランジスタの断面構造図であシ、第３図はその平面
図、第４図（ａｌ〜（ｆ）は本発明半導体装置の一実施
例工程断面図、第５図（ａｌ　、　（ｂｌはその平面ノ
リーン図、第６図は本発明の詳細な説明するための断面
図である。 １・・・ｎ４１３半導体層、２・・・ｎ型半導体基板。 ３・・・ｐ型半導体層、３ａ〜３ｃ・・・ペース層、４
ａ〜４ｃ・・・ｎ１半導体層、５ａ〜５ｃ・・・酸化膜
。 ６３〜６ｃ・・・ポリシリコン層、７ａ〜７ｃ・・・ア
ルミニウム電極線、４１ａ、４２ｇ　・・・ｎ＋型半導
体層手続補正書 特許庁長官　殿 １、事件の表示 昭和５８年特許願第１１９５６６号 ２、発明の名称　半導体装置及びその製造方法３、補正
をする者 事件との関係　特許出願人 ４、代理人 ６、補正の対象　明細書の特許請求の範囲及び発明の詳
細な説明の欄、図面 別紙（１） 補正の内容 （１）特許請求の範囲を別紙（２）の如く訂正する。 （２）明細書第６ページ第４行に記載の「起こるように
しさらに」を「起こるようにし、さらに」に訂正する。 （３）同第９ページ第１１行から第１２行にかけて記載
の１スイツチングタイムの特に」を「スイッチングタイ
ム、特に」に訂正する。 （４）同第１０ページ第１４行に記載の［ボロンイオン
Ｂｒ　Ｊを「ボロンイオンＢ＋」に訂正する。 （５）同第１１ページ第２行に記載の［ボロンイオンＢ
ｒ　Ｊを「ボロンイオンＢ”Ｊに訂正する。　□（６）
同第１４ページ第１１行に記載の「高融点シリサイド膜
」を「高融点金属シリサイド膜」に訂正する。 （７）　図面中筒４図（ａ）、（ｂ）を別紙の如く訂正
する。 以上 １− 別紙（２、 特許請求の範囲 （１）第一導電型の第１の半導体層に第二導電型の第２
の半導体層を有し、該第２の半導体層の一部で、表面か
ら第一導電型の第３の半導体層を有する半導体装置にお
いて、前記第２の半導体層の一部で少なくとも一ケ所以
上に、第二導電型の第４の半導体層を有し、前記第２の
半導体層と、第４の半導体層は電極膜を介して接続され
ていることを特徴とする半導体装置。 （２）第１の半導体層を］レクタ、第２の半導体層をベ
ース、第３の半導体層をエミッタとづる特許請求の範囲
第１項記載の半導体装置。 （３）少なくとも、第一導電型の第１の半導体層の表面
に絶縁膜を形成し、その上９ｙスクパターンを形成して
イオン注入を行う工程と、前記マスクパターンを用いて
絶縁膜を選択的に除去し、前記イオン注入した部分の熱
処理を行うことにより第二導電型の第２の半導体層を形
成する工程と、前記第２の半導体層内に複数の分岐部分
を有する第一導電型の第３の半導体層を形成する工程と
、該第３の半導体層の複数の分岐部によって挾まれた第
２の半導体層表面の複数部分のうちいずれか一方に第一
導電型の第４の半導体層を形成する工程と、該第４の半
導体層と前記第２の半導体層の複数部分のうちの他方と
を電気的に接続する電極層を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 （４）前記電極層は多結晶シリコン層であることを特徴
とする特許請求の範囲第３項記載の半導体装置の製造方
法。 以上

Claims (4)

【特許請求の範囲】
1. （１）　第一導電型の第１の半導体層に第二導電型の第
   ２の半導体層を有し、該第２の半導体層の一部で、表面
   から第一導電型の第３の半導体層ｆ、有する半導体装置
   において、前記第２の半導体層の一部で少なくとも１ケ
   所以上に、第二導電型の第４の半導体層を有し、前記第
   ２の半導体層と、第４の半導体層は電極膜を介して接続
   されていることを特徴とする半導体装置。
2. （２）第１の半導体層全コレクタ、第２の半導体層をペ
   ース、第３の半導体層をエミッタとする特許請求の範囲
   第１項記載の半導体装置。
3. （３）少なくとも、第一導電型の第１の半導体層の表面
   に絶縁膜を形成し、その上マスクツぐターンを形成して
   イオン注入を行う工程と、前記マスクパターンを用いて
   絶縁膜を選択的に除去し、前記イオン注入した部分の熱
   処理を行うことによシ第二導電型の第２の半導体層を形
   成する工程と、前記第２の半導体層内に複数の分岐部分
   を有する第一導電型の第３の半導体層を形成する工程と
   、該第３の半導体層の複数の分岐部によって挾まれた第
   ２の半導体層表面の複数部分のうちいずれか一方に第一
   導電型の第４の半導体層を形成する工程と、該第４の半
   導体層と前記第２の半導体層の複数部分のうちの他方と
   を電気的に接続する電極層を形成する工程とを含むこと
   を特徴とする半導体装置の製造方法。
4. （４）前記電極層は多結晶シリコン層であることを特徴
   とする特許請求の範囲第３項記載の半導体装置の製造方
   法。